CMOS电路中ESD保护结构的设计原理与要求

1、cmos电路中esd保护结构的设计原理与要求 esd(静电放电)是中最为严峻的失效机理之一，严峻的会造成电路自我烧毁。论述了cmosesd庇护的须要性，讨论了在cmos电路中esd庇护结构的设计原理，分析了该结构对版图的相关要求，重点研究了在i/o电路中esd庇护结构的设计要求。1 引言静电放电会给器件带来破坏性的后果，它是造成集成电路失效的主要缘由之一。随着集成电路工艺不断进展，cmos电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，mos管能承受的和也越来越小，而外围的用法环境并未转变，因此要进一步优化电路的抗esd性能，如何使全芯片有效面积尽可能小、esd性能牢靠

2、性满足要求且不需要增强额外的工艺步骤成为ic设计者主要考虑的问题。2 esd庇护原理esd庇护电路的设计目的就是要避开工作电路成为esd的放电通路而遭到伤害，保证在随意两芯片引脚之间发生的esd，都有适合的低阻旁路将esd电流引入电源线。这个低阻旁路不但要能汲取esd电流，还要能箝位工作电路的电压，防止工作电路因为电压过载而受损。在电路正常工作时，抗静电结构是不工作的，这使esd庇护电路还需要有很好的工作稳定性，能在esd发生时迅速响应，在庇护电路的同时，抗静电结构自身不能被损坏，抗静电结构的负作用(例如输入延迟)必需在可以接受的范围内，并防止抗静电结构发生闩锁。3 cmos电路esd庇护结构

3、的设计大部分的esd电流来自电路外部，因此esd庇护电路普通设计在pad旁，i/o电路内部。典型的i/o电路由输出驱动和输入接收器两部分组成。esd 通过pad导入芯片内部，因此i/o里全部与pad挺直相连的器件都需要建立与之平行的esd低阻旁路，将esd电流引入电压线，再由电压线分布到芯片各个管脚，降低esd的影响。详细到i/o电路，就是与pad相连的输出驱动和输入接收器，必需保证在esd发生时，形成与庇护电路并行的低阻通路，旁路 esd电流，且能立刻有效地箝位庇护电路电压。而在这两部分正常工作时，不影响电路的正常工作。常用的esd庇护器件有、双极性晶体管、mos管、等。因为mos管与cmo

4、s工艺兼容性好，因此常采纳mos管构造庇护电路。cmos工艺条件下的nmos管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能汲取大量的电流。利用这一现象可在较小面积内设计出较高esd耐压值的庇护电路，其中最典型的器件结构就是栅极接地nmos(ggnmos，gategroundednmos)。在正常工作状况下，nmos横向晶体管不会导通。当esd发生时，漏极和衬底的耗尽区将发生雪崩，并陪同着电子空穴对的产生。一部分产生的空穴被源极汲取，其余的流过衬底。因为衬底电阻rsub的存在，使衬底电压提高。当衬底和源之间的pn结正偏时，电子就从源放射进入衬底。这些电子在源漏

5、之间电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增强，终于使nmos晶体管发生二次击穿，此时的击穿不再可逆，则nmos管损坏。为了进一步降低输出驱动上nmos在esd时两端的电压，可在esd庇护器件与ggnmos之间加一个电阻。这个电阻不能影响工作信号，因此不能太大。画版图时通常采纳多晶硅(poly)电阻。只采纳一级esd庇护，在大esd电流时，电路内部的管子还是有可能被击穿。ggnmos导通，因为esd电流很大，衬底和金属连线上的电阻都不能忽视，此时ggnmos并不能箝位住输入接收端栅电压，由于让输入接收端栅氧化硅层的电压达到击穿

6、电压的是ggnmos与输入接收端衬底间的ir压降。为避开这种状况，可在输入接收端附近加一个小尺寸ggnmos举行二级esd庇护，用它来箝位输入接收端栅电压，1所示。图1 常见esd的庇护结构和等效电路。在画版图时，必需注重将二级esd庇护电路紧靠输入接收端，以减小输入接收端与二级esd庇护电路之间衬底及其连线的电阻。为了在较小的面积内画出大尺寸的nmos管子，在版图中常把它画成手指型，画版图时应严格遵循i/oesd的设计规章。假如pad仅作为输出，庇护电阻和栅短接地的nmos就不需要了，其输出级大尺寸的pmos和nmos器件本身便可充当esd防护器件来用，普通输出级都有双庇护环，这样可以防止发

7、生闩锁。在全芯片的esd结构设计时，注重遵循以下原则：(1)外围vdd、vss走线尽可能宽，减小走线上的电阻;(2)设计一种 vdd-vss之间的电压箝位结构，且在发生esd时能提供vdd-vss挺直低阻抗电流泄放通道。对于面积较大的电路，最好在芯片的四面各放置一个这样的结构，若有可能，在芯片外围放置多个vdd、vss的pad，也可以增加整体电路的抗esd能力;(3)外围庇护结构的电源及地的走线尽量与内部走线分开，外围esd庇护结构尽量做到匀称设计，避开版图设计上浮现esd薄弱环节;(4)esd庇护结构的设计要在电路的esd性能、芯片面积、庇护结构对电路特性的影响如输入信号完整性、电路速度、输

8、出驱动能力等举行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到最优化;(5)在实际设计的一些电路中，有时没有挺直的vdd-vss电压箝位庇护结构，此时，vdd-vss之间的电压箝位及esd电流泄放主要利用全芯片囫囵电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增强阱与衬底的接触，且n+p+的间距全都。若有空间，则最好在vdd、vss的pad旁边及四面增强vdd-vss电压箝位庇护结构，这样不仅增加了vdd-vss模式下的抗esd能力，也增加了i/o-i/o模式下的抗esd能力。普通只要有了上述的大致原则，在与芯片面积折中的考虑下，普通亚微米cmos电路的抗esd电压可达到2500v以上，已经可以满足商用民品电路设计的esd牢靠性要求。对于深亚微米超大规模cmos ic的esd结构设计，常规的esd庇护结构通常不再用法了，通常大多是深亚微米工艺的foundry生产线都有自己外围标准的esd结构提供，有严格标准的esd结构设计规章等，设计师只需调用其结构就可以了，这可使芯片设计师把更多精力放在电路本身的功能、性能等方面的设计。4 结束语esd庇护设计随着cmos工艺水平的提高而越来越困难，esd庇护