微机原理与应用：第5章 半导体存储器

1、15.1 5.1 概述概述5.25.2 随机存取存储器随机存取存储器( (RAM) RAM) 5.35.3 只读存储器只读存储器(R(ROM)OM)5.4 5.4 存储器的连接与扩展存储器的连接与扩展5. 5.5 5 微机中内存结构、微机中内存结构、 存储部件和内存管理存储部件和内存管理注注：5.25.25.45.4为重点为重点 5.1 5.1、5.55.5一般掌握一般掌握22021-12-275.1 概述概述存储器存储器: :具有存储信息（二进制数）功能的器件具有存储信息（二进制数）功能的器件, , 是微机的主要组成部分。是微机的主要组成部分。 分为分为内存内存( (主存主存) )和外存和外

2、存( (辅存辅存) )。半导体存储器半导体存储器：7070年代以来，随着年代以来，随着LSILSI技术的发展，半导技术的发展，半导体存储器逐渐取代磁存储器（内存）。体存储器逐渐取代磁存储器（内存）。 外存尚继续使用磁表面存储器（如磁带、磁鼓、软、硬外存尚继续使用磁表面存储器（如磁带、磁鼓、软、硬磁盘等）。磁盘等）。半导体存储器特点：体积小，集成度高，速度快，硬件连半导体存储器特点：体积小，集成度高，速度快，硬件连接简单，易于批量生产，成本低等。接简单，易于批量生产，成本低等。 本章主要讨论半导体存储器及其与本章主要讨论半导体存储器及其与CPUCPU连接问题连接问题32021-12-275.1

3、5.1 概述概述（存储器分类（存储器分类 ） 内存内存(RAM+ROM):半导体存储器半导体存储器(本章主要内容本章主要内容) (主存）主存） 软盘：软盘：3.5寸寸1.44M 磁盘磁盘 硬盘：硬盘：10MB几十几十GB（移动）移动） CD-ROM只读光盘（只读光盘（650MB左右）左右） 外存外存 光盘光盘 CD-R、CD-R/W可擦写光盘可擦写光盘 (辅辅存存) (650MB左右）左右） U盘（移动硬盘）：盘（移动硬盘）：1G、4G、8G等等 半导体存储器（半导体存储器（20G40G）,有取代有取代 磁盘、光盘的趋势。磁盘、光盘的趋势。42021-12-27半导体存储器分类半导体存储器分类

4、 根据使用功能不同，可分为两大类：根据使用功能不同，可分为两大类：随机存取存储器随机存取存储器RAMRAM（RandomRandom Access Memory) Access Memory)只读存储器只读存储器ROMROM（Read Only Memory)Read Only Memory) RAMRAM特点：随机进行读特点：随机进行读/ /写操作写操作; ; 掉电后掉电后, ,其内容将丢失；其内容将丢失；ROMROM特点：只能读，不能改写特点：只能读，不能改写( (特殊条件时除外特殊条件时除外); ); 掉电后掉电后, ,其内容不变。其内容不变。52021-12-27半导体存储器分类半导体

5、存储器分类半半导导体体存存储储器器RAM静态静态RAM（SRAM）动态动态RAM（DRAM）ROM掩膜型掩膜型ROM可编程可编程ROM（PROM） EPROM（光擦除）光擦除） 可擦除可编程可擦除可编程ROM EEPROM（电擦除）电擦除） Flash Memory（闪存）闪存）集成集成RAM（IRAM）通常用于计算机的通常用于计算机的Cache主要用于计算机的内存条主要用于计算机的内存条新一代新一代ROM-BIOS62021-12-27存储容量存储容量存储器容量（集成度）：存储器容量（集成度）： 指每一个存储芯片或模块能够存储的二进制位数。指每一个存储芯片或模块能够存储的二进制位数。 常用单

6、位常用单位:B（Byte）、）、KB、MB、GB等。等。存储器容量存储器容量V=V=单元数（单元数（ 2 2mm ）数据位数（）数据位数（n n） 其中其中m为地址线数，为地址线数，n为数据线数为数据线数例如例如：V=1024*4=1K*4=4096位，位，2 2mm =1K， 则则m=10,即地址线即地址线A9A0（10条）条）; n=4,即数据线即数据线I/O3I/O0（4条）。条）。72021-12-27最大存取时间（存取周期）最大存取时间（存取周期）存取一次数据所需的最长时间。存取一次数据所需的最长时间。 是衡量存储器性能的重要指标。是衡量存储器性能的重要指标。 该时间越短，其存取速度

7、越高，微机工作的该时间越短，其存取速度越高，微机工作的整体性能也随之提高。整体性能也随之提高。其它指标其它指标可靠性：可靠性：一般指存储器对电磁场的抗干扰性和一般指存储器对电磁场的抗干扰性和 对温度变化的抗干扰性。对温度变化的抗干扰性。 目前的目前的LSI电路，其可靠性较高，但对电路，其可靠性较高，但对CMOS电路，要注意电路，要注意静电击穿静电击穿问题。问题。功耗：功耗：又可分为又可分为“维持功耗维持功耗”和和“操作功耗操作功耗”。 通常，设法降低维持功耗。通常，设法降低维持功耗。82021-12-27一、一、 基本存储电路基本存储电路静静态态动态动态一） 6管静态存储电路存储电路 (SRA

8、M)(SRAM) 92021-12-271、存贮原理存贮原理 静态存贮器静态存贮器2静态存贮器静态存贮器1读操作读操作写操作写操作静态静态RAM是由两个是由两个增强型的增强型的NMOS反反相器交叉相器交叉耦合构成耦合构成双稳态触双稳态触发器发器102021-12-27二）二） 单管动态存贮电路单管动态存贮电路单管动态存贮电路是由一个管子单管动态存贮电路是由一个管子T T和一个电容和一个电容C Cg g组组成，成，数据以电荷形式直接存贮在电容数据以电荷形式直接存贮在电容C Cg g上。上。读出：读出：使字选线为使字选线为“1”“1”，T T管导通，根据电容管导通，根据电容C Cg g上存贮上存贮

9、的信息，使数据线的信息，使数据线DD有相应有相应的变化，再通过读出放大器的变化，再通过读出放大器便可检出存贮信息。便可检出存贮信息。字选线字选线数据线数据线（线）（线） 写入：写入：使字选线为使字选线为“1”“1”， T T管导通，数据线管导通，数据线DD信息信息 经经T T存入电容存入电容C Cg g。即写即写 “1” “1”时，时，C Cg g被充电至高被充电至高电电 平；写平；写“0”“0”时，时，C Cg g上电上电荷荷 经经T T释放至低电平。释放至低电平。112021-12-27 单管动态存贮电路单管动态存贮电路重写重写：由于由于CgCg小于分布电容小于分布电容C CD D，所以每

10、次读出后，所以每次读出后， CgCg上电荷上电荷消失（即存贮内容被破坏）。消失（即存贮内容被破坏）。要保存原有信息，必须在读出要保存原有信息，必须在读出后进行后进行“再生再生”（重写）操作。（重写）操作。刷新刷新：由于由于CgCg上电荷的泄漏，也上电荷的泄漏，也会造成信息的变化。要保存原会造成信息的变化。要保存原有信息，必须周期性地对有信息，必须周期性地对CgCg充电（刷新）。其刷新周期为充电（刷新）。其刷新周期为2 2msms8ms8ms。 这些使得外围电路变得更加这些使得外围电路变得更加复杂。复杂。字选线字选线122021-12-27二、二、SRAMSRAM一般结构一般结构Ai Ai+1

11、Ai+2.Am-1A0A1A2:Ai-1Y译码器 X译码器存储体jk阵列：.缓 冲器：.R/WCE存储器控制逻辑D0D1D2：Dn-132021-12-27SRAM的基本结构分为两部分： 存储体+外围电路一）存储体一）存储体 NN个基本存储电路按行列排列在一起；个基本存储电路按行列排列在一起； 通常排列成矩阵型（通常排列成矩阵型（2 2维或维或3 3维）。维）。如如10241024* *1 1个电路个电路3232* *3232* *1 1位（位（2 2维）维）如如10241024* *8 8个电路个电路3232* *3232* *8 8位（位（3 3维）维） 通过地址寄存器和地址译码器来选择相

12、通过地址寄存器和地址译码器来选择相应单元。应单元。142021-12-27二）二） 外围电路外围电路 地址译码器地址译码器+ +I/OI/O缓冲器缓冲器+ +读读/ /写控制写控制电路电路1 1、 地址译码器地址译码器 通过对地址线的译码通过对地址线的译码, ,选择要访问的单元。选择要访问的单元。双译码双译码( (复合译码复合译码) )结构结构: : 采用两个译码器。采用两个译码器。目的：目的：减少地址译码线。减少地址译码线。例如：例如：V=10244V=10244，如采用单译码器则为对如采用单译码器则为对A0A0A9A9译码译码, , 即需要即需要2 21010=1024=1024根译码线；

13、根译码线； 采用双译码器则为：采用双译码器则为：2 25 5 2 25 5 =32 =32 32=1024 32=1024， 只需只需32+32=6432+32=64根译码线。根译码线。一般一般: i: i条线选择条线选择2 2i i=n=n个单元，需个单元，需2 2i i条选择线。条选择线。 双译码只需双译码只需2 2i/2i/2+ +2 2i/2i/2=2=2* * 2 2i/2i/2条选择线。条选择线。152021-12-27 X译码译码0,00,3131,031,31Y译码译码 I/O1024X1=32X32X1A0A4X0X31T7T8 T7T8Y0Y31A5A9DINDOUT162

14、021-12-27例：例：地址为地址为00 0000 0000时，时，X行行A0A4 译码选择译码选择 X0=1，此时，第此时，第0行的行的32个单元的状态全部送至各自个单元的状态全部送至各自的位的位，但其能否与但其能否与I/O线连接，则还要受位线控制，即线连接，则还要受位线控制，即受受Y译码器控制，在译码器控制，在A5 A9 全为全为0时，时，Y0（第第0列）列）=1，第第0列的位线控制门打开，这时，列的位线控制门打开，这时， 0:0位的状态与数位的状态与数据接通。同理据接通。同理A0A9为全为全“1”时时,选中选中 31:31位。位。双译码结构双译码结构,在容量大时在容量大时,X行线上负载

15、加大行线上负载加大,为了提高驱为了提高驱动能力动能力,在在X行线上加入驱动器行线上加入驱动器,以提高负载能力。以提高负载能力。当单元位非当单元位非1位而是位而是n位时位时,X、Y同时选中同时选中n位，构成位，构成3维矩阵输出或输入，这时维矩阵输出或输入，这时I/O电路也需电路也需n个，同理，当个，同理，当A0A9为为1 111 111 111时，则选中时，则选中31:31这个单元。这个单元。172021-12-272 2、I/OI/O缓冲器：缓冲器： 位于数据总线和被选中的单元之间，位于数据总线和被选中的单元之间，用来控制数据的输入和输出，并具有放用来控制数据的输入和输出，并具有放大、驱动的作

16、用。为了便于多片存贮器大、驱动的作用。为了便于多片存贮器芯片同时并接于数据总线，芯片同时并接于数据总线，I/OI/O电路的电路的数据输入数据输入/ /输出控制大都采用三态、双输出控制大都采用三态、双向缓冲器结构。向缓冲器结构。182021-12-27 3 3、读、读/ /写控制电路：写控制电路：由读由读/ /写信号写信号( (R/W)R/W)控制被选中单元的控制被选中单元的I/OI/O操作操作; ;由由CSCS或或( (CE)CE)片选信号选择该片是否工作。片选信号选择该片是否工作。 1 1）读）读/ /写控制信号写控制信号R/WR/W或或OEOE、WEWE： 在读在读/ /写信号控制下可将信

17、息代码读出写信号控制下可将信息代码读出 或存入被选中的基本电路。或存入被选中的基本电路。 OEOE为读、为读、WEWE为写信号为写信号。 实际的存贮器芯片由于引脚封装的限制，实际的存贮器芯片由于引脚封装的限制， 往往只有一个往往只有一个 R/ WR/ W 端，通常端，通常R/ R/ W=W=“1”， 表示读出；表示读出； R/W= R/W= “0”，表示写入。表示写入。192021-12-272 2）片选控制信号）片选控制信号CSCS（chip select)chip select)：由于每片存贮器芯片容量的限制，一个大容量由于每片存贮器芯片容量的限制，一个大容量的存贮器，往往是由多片存贮器芯

18、片构成。的存贮器，往往是由多片存贮器芯片构成。当当CS=“0”CS=“0”（有效）时有效）时，才能对该片上的基本，才能对该片上的基本 存贮电路进行读存贮电路进行读/ /写操作；写操作； 当当CS=“1”CS=“1”（无效）时无效）时，该片不参加工作，该片不参加工作，即即 处于非工作状态。处于非工作状态。 此外，有些此外，有些RAMRAM为了减少功耗，采用浮动电为了减少功耗，采用浮动电源控制电路，在动态源控制电路，在动态RAMRAM中，还有预充，刷新中，还有预充，刷新控制电路等。控制电路等。202021-12-27 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2G

19、ND Vcc WE CS2 A8 A9 A11 OE A10 CS1 D7 D6 D5 D4 D3123456789101112131428272625242322212019181716156264芯片引脚与容量的关系：芯片引脚与容量的关系：容量容量= =单元数单元数* *位数位数 =2 =2地址线条数地址线条数* *数据线条数数据线条数对于对于62646264：容量容量=8=8K K* *8 8位位=64=64K K位位 =8 =8KB KB =2=21313* *8 8位位地址线：地址线：1313根（根（A12A12A0A0）数据线：数据线：8 8根根 （D7D7D0D0）I/OI/O控

20、制线：控制线：4 4根根WEWE、OEOE、 CS1CS1、CS2CS212021-12-27行地址缓冲与锁存器译 码器RAM单元阵列 时钟发生器门电路输入输出缓冲器CAS(列)WERAS(行)Am-1-A0m条I/On-1I/On条0列地址缓冲与锁存器译 码器:2m-i条i条2i 2(2m-i)特点特点:外部地址线是内部地址的一半，外部地址线是内部地址的一半， DRAM需要需要刷新刷新。m-222021-12-27 芯片容量：芯片容量：=2内部地址线条数内部地址线条数*位数位数=2外部地址线条数外部地址线条数*2*位数位数424256的容量：的容量：=29*2*4=218*4=256K*4位

21、位地址线：地址线：9 9条条A0A8A0A8行、列地址选择线：行、列地址选择线：RASRAS CAS CAS、数据线：数据线：4 4条条I/O1I/O1I/O4I/O4I/OI/O控制线：控制线：OEOE、WEWE I/O1 I/O2 WE RAS NC A0 A1 A2 A3 Vcc Vss I/O4 I/O3 CAS OE A8 A7 A6 A5 A232021-12-27动态动态RAMRAM的读的读/ /写写字线 X(行)选择线EdY选择线（列）数据线预充位线T0T1T2C1C0ABC242021-12-27（IRAM）： 克服DRAM需要外加刷新电路的缺点，将刷新电路集成到RAM芯片内

22、部。既具有SRAM速度快的优点，又具有DRAM价廉的长处。 IRAM的主要产品有Intel 2186、2187（8K8)。 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2GND Vcc WE NC A8 A9 A11 OE A10 CS D7 D6 D5 D4 D312345678910111213142827262524232221201918171615RDY/REF2186/252021-12-271.1.EDO DRAMEDO DRAM(Extended Data Out)即扩展的数据输即扩展的数据输2. SDRAM（Synchronous DRAM同步同步D

23、RAM ）3. 100MHz的的SDRAM带宽带宽=100MHz*（64/8）=800MB/S4. SSRAM（Synchronous SRAM同步同步SRAM）消除消除了地址信号传输延迟时间的影响，平均取数时了地址信号传输延迟时间的影响，平均取数时间可缩短间可缩短1/3，使系统运行速度明显提高。，使系统运行速度明显提高。5. CDRAM（Cache DRAM)内加内加Cache来提高来提高RAM速度。速度。利用利用预测地址，可以在当前读写周期中启动下一个存取单预测地址，可以在当前读写周期中启动下一个存取单元的读写周期，进而从宏观上缩短了地址选择的时间。由元的读写周期，进而从宏观上缩短了地址选

24、择的时间。由于于EDO的设计仅适用于数据输出的时候的设计仅适用于数据输出的时候,因此而得名。用于因此而得名。用于Pentium及及486以前的产品中。（以前的产品中。（ EDO DRAMEDO DRAM的说明）的说明）消除了地址信号传输延迟时间的影响，消除了地址信号传输延迟时间的影响，平均取数时间可缩短平均取数时间可缩短1/3，使系统运行速度明，使系统运行速度明显提高。显提高。 （SSRAM的说明）的说明）将将CPU和和RAM通过一个相同的时钟锁在一起，通过一个相同的时钟锁在一起，使得使得RAM和和CPU能够共享一个时钟周期，能够共享一个时钟周期，以相同的速度同步工作。以相同的速度同步工作。

25、PC-100及现在的及现在的PC-133即是。即是。（效率（效率75%，目前使用最广）（，目前使用最广）（ SDRAM的说明）的说明）262021-12-27 6. RDRAM（Rambus DRAM) 7. DDR SDRAM(Double Data Rate SDRAM)8.VCM SDRAM（Virtual Channel Memory）缓冲缓冲式式SDRAM，使内存通道的运行和管理交给主板使内存通道的运行和管理交给主板芯片组完成。芯片组完成。一种全新设计，工作速度高达一种全新设计，工作速度高达400MHZ，RDRAM使用使用16位总线位总线 ，使用时钟上升和下降沿传输数据。使用时钟上升

26、和下降沿传输数据。（效率（效率85%价格太高，应用不广，如价格太高，应用不广，如PC600和和PC800）400M的的RDRAM带宽带宽=400MHz*(16/8)*2=1600MB/S双倍数据速率双倍数据速率SDRAM，在时钟上升和下降沿传输，在时钟上升和下降沿传输数据从而得到双倍带宽，同时增加双向数据控制数据从而得到双倍带宽，同时增加双向数据控制引脚。如引脚。如PC266100MHz的的DDR=100MHz*(64/8)*2=1600MB/S即即100MHz的的DDR相当于相当于400MHz的的RDRAMDDR不足的是效率不高（不足的是效率不高（65%） （DDR 说明）说明）272021

27、-12-27l掩膜掩膜ROM（MROM）l可编程可编程ROM （PROM）l可擦除可编程可擦除可编程ROM： EPROM （光擦除）光擦除） E2PROM（电擦除）电擦除） Flash Memory （闪速存储器（闪速存储器）282021-12-27 它由生产厂制造，它由生产厂制造， 厂家通过光刻掩厂家通过光刻掩膜技术将程序写膜技术将程序写入，一旦写好后，入，一旦写好后，就不能修改。用就不能修改。用户在使用时，只户在使用时，只进行读出操作，进行读出操作，其地址译码方式其地址译码方式和和RAM一样。一样。下面以下面以4*4 ROM为例，说明其基为例，说明其基本工作原理。本工作原理。地地址址译译码

28、码器器A1A0TR1TR2TR4TR3T00字线字线W0字线字线W1字线字线W3字线字线W2位线位线3D3位线位线2D2位线位线1D1位线位线0D0T03T02T01T10T13T12T11T20T23T22T21T30T33T32T31V292021-12-27这是这是4*4的的ROM，4个单元每个个单元每个4位，位，需地址线需地址线2条条A0、A1每选中一个字每选中一个字的位，即输出该的位，即输出该字各位的状态，字各位的状态，各单元输出数据：各单元输出数据：0：10101：11012：01013 ： 0 1 1 0A1A0地地址址译译码码器器TR1TR2TR4TR3T00字线字线W0字线字

29、线W1字线字线W3字线字线W2位线位线3D3位线位线2D2位线位线1D1位线位线0D0T03T02T01T10T13T12T11T20T23T22T21T30T33T32T31V302021-12-27原理原理：PROMPROM是靠存储单元中的是靠存储单元中的熔丝是否熔断决定熔丝是否熔断决定信息信息00和和11的，的，当熔丝未断时，当熔丝未断时，信息为信息为00，熔，熔丝丝烧断时，信息记录烧断时，信息记录11。PROM一次可编程一次可编程ROMVcc字线字线数据线数据线T1。熔丝熔丝 。 312021-12-27三、可擦除三、可擦除PROM 目前，可擦除的目前，可擦除的PROM分为三种：分为三

30、种： (1)光擦除光擦除PROM（EPROM） (2)电擦除电擦除PROM（E2PROM） (3)闪速存储器（闪速存储器（Flash Memory)322021-12-27Vcc字线数据线TRTTfEPROM可擦除可编程可擦除可编程ROM原理原理：EPROMEPROM是靠是靠FAMOSFAMOS浮动栅是否浮动栅是否积累电荷来存储信积累电荷来存储信息息00和和11的。的。当浮动栅有足够的当浮动栅有足够的电荷积累时，记录电荷积累时，记录的信息为的信息为00，没有电荷积累时，没有电荷积累时，记录的信息为记录的信息为11。EPROM浮动栅浮动栅332021-12-27E2PROM电可擦除可编程只读存储

31、器电可擦除可编程只读存储器（Electrically Erasable Programble Read Only Memory）可以在线可以在线擦除和改写。它主要用于智能工业仪器仪表中存储各擦除和改写。它主要用于智能工业仪器仪表中存储各种变化不频繁的数据和参数。种变化不频繁的数据和参数。EEPROM具有断电情具有断电情况下保存数据的功能，又可以方便地在线改写。况下保存数据的功能，又可以方便地在线改写。闪速存储器闪速存储器（Flash Memory）也称快速擦写存储器或快也称快速擦写存储器或快闪存储器，是闪存储器，是Intel公司首先开发，近几年发展起来的公司首先开发，近几年发展起来的一种新型半

32、导体存储器芯片。一种新型半导体存储器芯片。 它采用一种非挥发性存储技术，即掉电后数据信息可它采用一种非挥发性存储技术，即掉电后数据信息可以长期保存，在不加电的情况下，信息可以保持以长期保存，在不加电的情况下，信息可以保持10年。年。又能在线擦除和重写。又能在线擦除和重写。Flash是由是由EEPROM发展起来发展起来的，因此它属于的，因此它属于EEPROM类型。类型。（目前几乎所有主板中的（目前几乎所有主板中的BIOS ROM均采用均采用Flash）E2PROM的特点：的特点：1）对硬件电路没有特殊要求，编程简单；）对硬件电路没有特殊要求，编程简单；2）采用）采用+5V电擦除的电擦除的E2PR

33、OM边写边可边写边可自动擦除，但速度较慢；自动擦除，但速度较慢；3）有并行总线传输，也有串行传输。）有并行总线传输，也有串行传输。 342021-12-27 A15 1 28 Vcc A12 2 27 A14 A7 3 26 A13 A6 4 25 A8 A5 5 24 A9 A4 6 23 A11 A3 7 22 OE/VPP A2 8 21 A10 A1 9 20 CE A0 10 19 D7 D0 11 18 D6 D1 12 17 D5 D2 13 16 D4GND 14 15 D3 EPROM主要代表是主要代表是27系列系列掌握：掌握：1. 型号与容量的关系：型号与容量的关系： 51

34、2为为512K位位=64K*8=64KB 128为为128K位位=32KB 64为为64K位位=8KB 2. 引脚信号与容量的关系：引脚信号与容量的关系： 容量容量=2地址线条数地址线条数*数据线条数数据线条数 如如27512容量容量=216*8=64KB 16条地址线条地址线A0A15 8条数据线条数据线D0D7 2764为为213*8=8KB，即：即： 13条地址线条地址线A0A12 8条数据线条数据线D0D7 3. 控制信号的含义：控制信号的含义：如如CE、OE等。等。352021-12-27 Vpp A16 A15 A12 A7 A6 A5 A4 A3 A2 A1 A0 IO0 IO1

35、 IO2 Vss Vcc WE NC A14 A13 A8 A9 A11 OE A10 CE IO7 IO6 IO5 IO4 IO3123456789101112131415163231302928272625242322212019181728010/29010并行并行E2PROM的代表的代表:28系列系列 Flash ROM的代表的代表:29系列系列掌握：掌握：1. 型号与容量的关系型号与容量的关系2 8 0 1 0 和和 2 9 0 1 0 为为 1 M 位位=128K*8=128KB再如再如28040和和29040为为4M位位=512K*8=512KB2. 引脚信号与容量的关系引脚信号

36、与容量的关系容量容量=2地址线条数地址线条数*数据线条数数据线条数如如29010容量容量=217*8=128KB3. 控制信号的含义控制信号的含义Vpp,WE,OE,CE等等362021-12-275.4 5.4 存贮器与存贮器与CPUCPU的连接的连接l 存贮器制造技术的限制存贮器制造技术的限制在实际的机系统中在实际的机系统中,往往需要配置容量很大的内存贮往往需要配置容量很大的内存贮器。而存贮器制造技术又决定了每片存贮容量是有限器。而存贮器制造技术又决定了每片存贮容量是有限的的,所以一般微机系统中的内存是由多片芯片构成的。所以一般微机系统中的内存是由多片芯片构成的。l 总线的定义差别总线的定

37、义差别为了使存贮器能够在为了使存贮器能够在CPU的控制下的控制下,按时序要求正确按时序要求正确地提供指定单元所存贮信息或写入信息到指定单元中地提供指定单元所存贮信息或写入信息到指定单元中,必须将必须将CPU与存贮器正确地连接起来。与存贮器正确地连接起来。l 存取速度的不同存取速度的不同各种存贮器的工艺不同各种存贮器的工艺不同,存取速度有差异存取速度有差异, 要做相应的要做相应的速度配合速度配合,才能使其协调操作。才能使其协调操作。372021-12-27一、 存贮器与CPU的连接应注意的问题 存贮器与存贮器与CPU的连接主要是三总线的连接主要是三总线(即即AB,DB和和CB)的连接。的连接。

38、在连接时要注意以下几个方面在连接时要注意以下几个方面:1 1 CPUCPU总线的负载能力总线的负载能力 CPU在设计时在设计时,输出线的直流负载能力一般为带输出线的直流负载能力一般为带4个个TTL负载。负载。考虑到目前存贮器大都为考虑到目前存贮器大都为MOS电路电路,直流负载很小，主要为电容直流负载很小，主要为电容负载负载,故在内存容量较小时故在内存容量较小时,CPU可直接与存贮器连接；可直接与存贮器连接； 在较大系统中要考虑增加总线驱动器在较大系统中要考虑增加总线驱动器(如如74LS367或或8286等等)，然后再带负载。然后再带负载。2 2 CPUCPU时序与存贮器芯片存取速度的配合时序与

39、存贮器芯片存取速度的配合 通常通常,CPU的读的读/写操作和存贮器的读写操作和存贮器的读/写操作其时序是固定的。写操作其时序是固定的。在两者连接时在两者连接时,要考虑其速度是否匹配要考虑其速度是否匹配,否则应考虑增加否则应考虑增加TW周期周期来完成时序的配合。来完成时序的配合。 尽可能选与尽可能选与CPU时序相配的芯片时序相配的芯片,以充分发挥以充分发挥CPU的工作速度。的工作速度。382021-12-273 3 存贮器地址分配与芯片类型选择存贮器地址分配与芯片类型选择内存通常分为内存通常分为ROM和和RAM两大区域。两大区域。 RAM又分为系统区（又分为系统区（DOS、系统软件、工具软件、堆

40、栈、系统软件、工具软件、堆栈、表格等）和用户区（用户存存放其应用程序及数据等）；表格等）和用户区（用户存存放其应用程序及数据等）；ROM通常固化系统启动程序，基本通常固化系统启动程序，基本DOS命令等。命令等。 所以，内存的区域分配（地址分配）是一个重要问题。所以，内存的区域分配（地址分配）是一个重要问题。 另外，目前生产的存贮器，类型较多，构成存贮器系统时，另外，目前生产的存贮器，类型较多，构成存贮器系统时，选择其类型也是一个重要问题。选择其类型也是一个重要问题。静态静态RAM在与在与CPU连接时，一般不需要外围电路，连接连接时，一般不需要外围电路，连接较简单，故在智能仪表、小型控制系统中采

41、用的较多；较简单，故在智能仪表、小型控制系统中采用的较多；动态动态RAM集成度高，但与集成度高，但与CPU的接口设计较复杂，通常的接口设计较复杂，通常用于微机系统中；用于微机系统中；ROM具有非易失性，在固化应用程序时常用具有非易失性，在固化应用程序时常用EPROM，而而E2PROM可在线修改，但其价格较高，通常用于对有关数可在线修改，但其价格较高，通常用于对有关数据或参数需要掉电保护的系统中。据或参数需要掉电保护的系统中。 目前，通过后备电源（可充电电池）构成掉电保护电路，目前，通过后备电源（可充电电池）构成掉电保护电路，也可以保证静态也可以保证静态RAM在正常电源掉电时数据不丢失，这在正常

42、电源掉电时数据不丢失，这往往比往往比E2PROM更经济实用。更经济实用。 392021-12-27 4 4 控制信号的连接控制信号的连接在在CPU与存贮器交换信息时，如何使有关控制信与存贮器交换信息时，如何使有关控制信号相互配合，以达到对存贮器控制的作用，这号相互配合，以达到对存贮器控制的作用，这也是连接中的一个重要问题。也是连接中的一个重要问题。 8086/8088CPU：主要是主要是IO/M（86）、）、ALE、RD、WE、DT/R、DEN等信号的连接；等信号的连接； 80X86CPU构成的微机系统：其控制信号主要构成的微机系统：其控制信号主要是从是从PC总线槽中引出的信号，如总线槽中引出

43、的信号，如MEMR、MEMW、AEN等，由于等，由于PC总线的信号经系统主总线的信号经系统主机板处理后供扩展板（机板处理后供扩展板（M或或I/O）使用，故接口设使用，故接口设计是比较方便的。计是比较方便的。目前，除目前，除PC总线外，还有总线外，还有AT总线（扩展总线（扩展38P）以及以及EISA总线，总线，VESA总线和总线和PCI总线（总线（32BIT）586使用。使用。402021-12-27 任何存储器芯片（任何存储器芯片（RAM和和ROM）的容量的容量都是有限的，当实际系统需要更大存储容都是有限的，当实际系统需要更大存储容量时，就必须采用多片现有的存储器芯片量时，就必须采用多片现有的

44、存储器芯片构成较大容量的存储器模块，这就是所谓构成较大容量的存储器模块，这就是所谓的存储器扩展。的存储器扩展。 位扩展：数据位的扩展（数据线增加）位扩展：数据位的扩展（数据线增加） 字扩展：单元数的扩展（地址线增加）字扩展：单元数的扩展（地址线增加） 字位全扩展：单元数和位数都扩展字位全扩展：单元数和位数都扩展412021-12-27是用多个存储芯片组成一个整体（芯片组），是用多个存储芯片组成一个整体（芯片组）， 使数据位数增加，但单元个数不变。使数据位数增加，但单元个数不变。(1)芯片数的确定：芯片数的确定：芯片数芯片数=组容量组容量/片容量片容量(2)各芯片内的同名地址线（各芯片内的同名地

45、址线（组内地址组内地址）全部并联且与地）全部并联且与地址总线的相应位连接；址总线的相应位连接；(3)各芯片内的数据线分别与数据总线相应位连接；各芯片内的数据线分别与数据总线相应位连接；(4)各芯片内片选信号线并联成为各芯片内片选信号线并联成为组（片）选信号组（片）选信号，可以，可以接地址线高位或地址译码器的输出端，也可以接地；接地址线高位或地址译码器的输出端，也可以接地；(5)各芯片内读写信号并联接到控制总线的读写控制线上。各芯片内读写信号并联接到控制总线的读写控制线上。422021-12-27 l 存贮器结构存贮器结构：nx 1位、位、 nx4位、位、 nx8位位; 如如1kB的芯片的芯片：

46、 可能有可能有1024x1、 256x4 和和128x8等不同的结构。等不同的结构。示例示例：将：将1024x1的芯片构成的芯片构成1024x8的芯片组。的芯片组。 1Kx1的芯片的芯片,要构成要构成1Kx8芯片组，芯片组， 需芯片：需芯片：1Kx8 /1Kx1=8片片 1K单元：其地址线单元：其地址线i=log21024=10，即即A0A9； 每片每片1位数据线，位数据线，8片分别连接片分别连接D0D7。 8片的片的CS并联在一起，并联在一起， 8片的片的WE、OE也分别并联在一起。也分别并联在一起。432021-12-27 地址总线地址总线A0A9D0D71024x1I/O12345678

47、I/OI/OI/OI/OI/OI/OI/O数据总线数据总线CEWE442021-12-27 同理对同理对4Kx4的芯片构成的芯片构成4Kx8的芯片组，的芯片组， 我们可用我们可用4Kx8/4Kx4=2片来构成。片来构成。 即即: 组内地址组内地址i=log24K=12,即即A0A11， 每片每片4位数据线：位数据线： 一片接低一片接低4位，另一片接高位，另一片接高4位。位。 点击图示点击图示452021-12-27 即：即：地址总线地址总线A0A11数据总线数据总线D.BD0D3D4D74Kx41I/O032CEWEI/O03OE462021-12-27 小结小结 从以上例子中可见：从以上例子

48、中可见： 1、组内芯片同时工作。、组内芯片同时工作。 芯片组在工作时，不论其是几片构成，芯片组在工作时，不论其是几片构成， 由于由于CS片选连在一起，故其工作时是一片选连在一起，故其工作时是一起工作，否则都不工作。起工作，否则都不工作。 2、芯片组的字节数由组内地址线确定。、芯片组的字节数由组内地址线确定。 3、I/O数据则分别连接到数据则分别连接到DB总线上。总线上。472021-12-27位扩展示例位扩展示例1M1位位SRAM构成构成1M8位的位的SRAM存储器模块存储器模块A19-A0M/IOD0D1D2D7-D0D7:CS A19-A0 1M1 (0#)WE I/OCS A19-A0

49、1M1 (1#)WE I/OCS A19-A0 1M1 (2#)WE I/OCS A19-A01M1 (7#)WE I/O .RD482021-12-272、模块的连接（字扩展）、模块的连接（字扩展）存储单元数的扩展，由于存储单元的个数取决于地存储单元数的扩展，由于存储单元的个数取决于地 址线，而与数据线无关。因此，字扩展实际上就是址线，而与数据线无关。因此，字扩展实际上就是 地址线的扩展，即增加地址线。地址线的扩展，即增加地址线。(1)确定组数和芯片数：确定组数和芯片数： 组数组数=模块容量模块容量/组容量组容量 芯片数芯片数=组片数组片数*组数组数 (2)各芯片组的数据线并联且接至数据总线

50、的相应位上；各芯片组的数据线并联且接至数据总线的相应位上； (3)各芯片组内的地址线并联到地址总线的相应位上；各芯片组内的地址线并联到地址总线的相应位上； (4)读写信号与控制总线中相应的信号线相连接；读写信号与控制总线中相应的信号线相连接； (5)各个芯片组的组各个芯片组的组(片片)选信号选信号选择如下三种方式连接：选择如下三种方式连接： 部分译码法部分译码法 全译码法全译码法 线选法线选法492021-12-27 1 1） 部分译码法：部分译码法：部分高位地址进行译码部分高位地址进行译码例：例：用2Kx1芯片构成8Kx8的模块。 首先组内首先组内：芯片数芯片数 2Kx8 =8片，片， 2K

51、x1 组数：组数： 8Kx8 2Kx8 共计所需芯片共计所需芯片： 8x4 =32片 组内地址线i=log22048=11,A0A10，数据线j=8,D0D7组选信号线：cs0、 cs1、 cs2 、cs3 模块地址线i= log28192=13 即 A0A12组选地址线=模块地址线组内地址线=13 -11=2,可选A11,A12译码=4组组502021-12-27 4组组选信号线组组选信号线csi及地址范围：及地址范围： A12 A11 A10 A0 地址范围地址范围 0000H07FFH0800H0FFFH1000H17FFH1800H1FFFH0#组（ cs0） 0 01#组 （cs1

52、） 0 1 000,0000,0000 111,1111,11112#组 （cs2 ） 1 03#组 （cs3 ） 1 1 000,0000,0000 111,1111,1111 000,0000,0000 111,1111,1111 000,0000,0000 111,1111,512021-12-27部分译码法522021-12-27部分译码法l 地址重叠：地址重叠：一个单元有多个地址的现象。一个单元有多个地址的现象。l 地址重叠原因：地址重叠原因：有高位地址未参加译码。有高位地址未参加译码。1根地址线未译码，根地址线未译码，2个地址重叠；个地址重叠；2根地址线未译码，根地址线未译码，4个

53、地址重叠；个地址重叠；n根地址线未译码，根地址线未译码，2n个地址重叠；个地址重叠；532021-12-27 2) 2) 全译码法全译码法: :全部高地址参加译码全部高地址参加译码 用于内存容量较大或不允许地址重叠的场合。用于内存容量较大或不允许地址重叠的场合。 仍以上例为例。仍以上例为例。 除组内地址外，高位地址为除组内地址外，高位地址为A11A19。 利用利用A11A19进行译码。分别选择进行译码。分别选择cs0cs3。 这种这种9：512译码器是不存在的，也是不必要的。实译码器是不存在的，也是不必要的。实际的译码电路可采用际的译码电路可采用p220图图5-19。 特点：特点：每组芯片地址

54、范围是连续的、唯一的，便于系每组芯片地址范围是连续的、唯一的，便于系统扩充。缺点是电路结构复杂。统扩充。缺点是电路结构复杂。542021-12-27全译码法全译码法552021-12-27全译码法全译码法 4组组选信号线组组选信号线CSi及地址范围：及地址范围： A19A13 A12 A11 A10 A0 地址范围地址范围 0000,00000000H007FFH00800H00FFFH01000H017FFH01800H01FFFH0#组（ cs0） 0 , 01#组 （cs1 ） 0 , 1 000,0000,0000 111,1111,11112#组 （cs2 ） 1 , 03#组 （c

55、s3 ） 1 , 1 000,0000,0000 111,1111,1111 000,0000,0000 111,1111,1111 000,0000,0000 111,1111,562021-12-27 3 3）线选法）线选法 利用除片（组）内地址外的高位地址利用除片（组）内地址外的高位地址（直接或反向）分别控制各组的（直接或反向）分别控制各组的CSi。特点：特点：每次只允许有一位有效每次只允许有一位有效(高或低高或低); 各组间地址不译码各组间地址不译码; 线路简单线路简单,无译码电路。无译码电路。 图示图示572021-12-27 8088CPU6116(3#)6116(2#)6116(

56、1#)CS OE WE 6116（0#）A0A10D0D7MEMWMEMR A14 A13 A12 A11A0A10D0D7 0# 07000H077FFH 1# 06800H06FFFH2# 05800H05FFFH3# 03800H03FFFH582021-12-27 l4组组选信号线组组选信号线CSi及地址范围：及地址范围： A14A13A12 A11 A10 A0 地址范围地址范围 1 1 1 , 0 1 1 0 , 1 1 0 1 , 1 0 1 1 , 1思考：是否有地址重叠？思考：是否有地址重叠？ 000,0000,0000 111,1111,11117000H77FFH0组（

57、CS0）3组（CS3）2组（ CS2）1组（ CS1） 000,0000,0000 111,1111,1111 000,0000,0000 111,1111,1111 000,0000,0000 111,1111,11116800H6FFFH5800H5FFFH3800H3FFFH592021-12-27 l ROM的连接方式，除不使用的连接方式，除不使用WR信号外，其他同信号外，其他同RAM连接方式。连接方式。 动态动态RAM与与CPU的连接，也是三总线的连接，但与的连接，也是三总线的连接，但与静态不同的是：静态不同的是： 1）动态）动态RAM接受接受CPU的刷新信号控制，的刷新信号控制，

58、而静态而静态RAM则不需要。则不需要。 2）静态）静态RAM的地址线与的地址线与CPU的地址线相对应，的地址线相对应， 且只接受且只接受CPU正常的正常的RD/WR信号。信号。 而动态而动态RAM中行中行/列地址线共用。且通过列地址线共用。且通过RAS和和 CAS控制信号分时选择。控制信号分时选择。 通常，地址信号来源有两组：通常，地址信号来源有两组： 一组由一组由CPU提供正常的读提供正常的读/写单元，写单元， 另一组来自刷新计数器。另一组来自刷新计数器。 故控制电路较复杂。故控制电路较复杂。点击图示点击图示602021-12-27 刷计时钟刷计时钟 刷时刷时 多路控制多路控制 RAS CA

59、S R/W刷计刷计数器数器（引）（引）刷计刷计多路多路开关开关引引/列列多路多路开关开关424256512x512x4X2Din DoutRA0A8A0A8A9ADMA0MA8A.BD.B612021-12-27字扩展示例字扩展示例（1）高位地址通过各芯片的片选信号有效反推得到）高位地址通过各芯片的片选信号有效反推得到（2）低位地址（芯）低位地址（芯 片本身地址）从全片本身地址）从全0全全1（3）高低地址依次排列找出地址范围）高低地址依次排列找出地址范围由由2K8位位SRAM芯片，构成芯片，构成8K8位的存储器模块位的存储器模块译码器2-4ABGA11A12M/IOA10-A0D7-D0WRC

60、S A10-A0 2K8 (0#)WE D7D0CS A10-A0 2K8 (1#)WE D7D0CS A10-A0 2K8 (2#)WE D7D0CS A10-A0 2K8 (3#)WE D7D0Y3Y2Y1Y622021-12-27字扩展示例地址范围字扩展示例地址范围芯片序号 A12 A11A10A9A8 A7A6A5A4 A3A2A1A0首未地址 十六进制地址范围 0 0 0 0 0 0 0 0 0 0 0 0 0首地址000H0# 0 0 1 1 1 1 1 1 1 1 1 1 1未地址7FFH000H-7FFH 0 1 0 0 0 0 0 0 0 0 0 0 0首地址800H1# 0