《位移位乘法器》ppt课件

1、实实 验验1 1实验目的：学习运用移位相加原理设计实验目的：学习运用移位相加原理设计8 8位乘法器。位乘法器。2 2实验原理：该乘法器是由实验原理：该乘法器是由8 8位加法器构成的以时序方式设计的位加法器构成的以时序方式设计的8 8位乘位乘法器。法器。实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实实 验验 其乘法原理是：乘法经过逐项移位相加原理来实现，从被乘数的最低位开其乘法原理是：乘法经过逐项移位相加原理来实现，从被乘数的最低位开场，假设为场，假设为1，那么乘数左移后与上一次的和相加；假设为，那么乘数左移后与上一次的和相加；假设为0，左移后以全零，左移后以全零相

2、加，直至被乘数的最高位。从图相加，直至被乘数的最高位。从图9-5的逻辑图及其乘法操作时序图图的逻辑图及其乘法操作时序图图9-4例如中的相乘数为例如中的相乘数为9FH和和FDH 上可以清楚地看出此乘法器的任务原理。上可以清楚地看出此乘法器的任务原理。图图9-5中，中，START信号的上跳沿及其高电平有两个功能，即信号的上跳沿及其高电平有两个功能，即16位存放器清零位存放器清零和被乘数和被乘数A7.0向移位存放器向移位存放器SREG8B加载；它的低电平那么作为乘法使能加载；它的低电平那么作为乘法使能信号。信号。CLK为乘法时钟信号。当被乘数被加载于为乘法时钟信号。当被乘数被加载于8位右移存放器位右

3、移存放器SREG8B后后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，时，1位位乘法器乘法器ANDARITH翻开，翻开，8位乘数位乘数B7.0在同一节拍进入在同一节拍进入8位加法器，与上位加法器，与上一次锁存在一次锁存在16位锁存器位锁存器REG16B中的高中的高8位进展相加，其和在下一时钟节拍位进展相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如时，与门全零输出。如此往复，直至此往复，直至8个时钟脉冲后，最后乘积完好出如今个时钟脉冲

4、后，最后乘积完好出如今REG16B端口。在这里端口。在这里，1位乘法器位乘法器ANDARITH的功能类似于的功能类似于1个特殊的与门，即当个特殊的与门，即当ABIN为为1时，时，DOUT直接输出直接输出DIN，而当，而当ABIN为为0时，时，DOUT输出全输出全“00000000。实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计B数： 10011111（9FH）A数： 11111101（FDH）1001110100100011（9D23H）电路原理电路原理实验实验8-1 移位相加移位相加8位硬件

5、乘法器电路设计位硬件乘法器电路设计1位乘法器8位移位寄存器8位加法器（输出9位）16位移位寄存器8位B数8位A数DOUT高8位16位输出数据CLKSTART实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计0000000000000000 （0000H）0100111110000000 （4F80H）00000000001001111110011111000000000010011110010011110010011111000000 （27C0H）100111110110001100001001110110001101100000 （6360H）实验实验8-1 移位相

6、加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计1000000100110000 （8130H）001100011100000010100111111001000000100000011001000000011000 （9018H）100111111001011110100100000110001101100000 （6360H）100111111001011110001100 （978CH）实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计1001101101000110 （9B46H）010010111100110110100111111001110100100

7、110111001110100100011 （9D23H）100111111001011110001100 （978CH）实实 验验【例【例8-32】 LIBRARY IEEE; - 8位右移存放器位右移存放器USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC );END SREG8B;ARCHITECTURE behav OF SREG8B IS

8、 SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS (CLK, LOAD) BEGIN IF LOAD = 1 THEN REG8 = DIN; ELSIF CLKEVENT AND CLK = 1 THEN REG8(6 DOWNTO 0) = REG8(7 DOWNTO 1); END IF; END PROCESS; QB = REG8(0); - 输出最低位输出最低位END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实实 验验【例【例8-33】 LIBRARY IEEE; -8位

9、加法器位加法器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8 IS PORT(B, A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) );END ADDER8;ARCHITECTURE behav OF ADDER8 IS BEGIN S = 0&A + B ; END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实实 验验【例【例8-34】 LIB

10、RARY IEEE; -1位乘法器位乘法器USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH IS - 选通与门模块选通与门模块 PORT ( ABIN : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ANDARITH;ARCHITECTURE behav OF ANDARITH ISBEGIN PROCESS(ABIN, DIN) BEGIN FOR I IN 0 TO 7 LOOP - 循环，完成循环，

11、完成8位与位与1位运算位运算 DOUT(I) = DIN(I) AND ABIN; END LOOP; END PROCESS;END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实实 验验【例【例8-35】LIBRARY IEEE; -16位锁存器位锁存器/右移存放器右移存放器USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B IS PORT ( CLK,CLR : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(1

12、5 DOWNTO 0) );END REG16B;ARCHITECTURE behav OF REG16B IS SIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS(CLK, CLR) BEGIN IF CLR = 1 THEN R16S 0) ; - 清零信号清零信号ELSIF CLKEVENT AND CLK = 1 THEN -时钟到来时，锁存输入值，并右移低时钟到来时，锁存输入值，并右移低8 R16S(6 DOWNTO 0) = R16S(7 DOWNTO 1); - 右移低右移低8位位 R16S(15 DOWNTO 7)

13、 = D; - 将输入锁到高将输入锁到高8位位 END IF; END PROCESS; Q = R16S;END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实实 验验 3实验内容实验内容1：根据给出的乘法器逻辑原理图及其各模块的：根据给出的乘法器逻辑原理图及其各模块的VHDL描画描画，在，在MAX+plusII上完成全部设计，包括编辑、编译、综合和仿真操作等。上完成全部设计，包括编辑、编译、综合和仿真操作等。以以87H乘以乘以F5H为例，进展仿真，对仿真波形作出详细解释，包括对为例，进展仿真，对仿真波形作出详细解释，包括对8个任个任务时钟节拍中，每

14、一节拍乘法操作的方式和结果，对照波形图给以详细阐明务时钟节拍中，每一节拍乘法操作的方式和结果，对照波形图给以详细阐明。 4实验内容实验内容2：编程下载，进展实验验证。实验电路可选择附图：编程下载，进展实验验证。实验电路可选择附图1-3，8位乘数和被乘数可分别用键位乘数和被乘数可分别用键2、键、键1、键、键4和键和键3输入；输入；16位乘积可由位乘积可由4个数码个数码管显示；用键管显示；用键8输入输入CLK，键，键7输入输入START。详细察看每一时钟节拍的运算。详细察看每一时钟节拍的运算结果，并与仿真结果进展比较。结果，并与仿真结果进展比较。实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计实实 验验实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计图图8-4 8位移位相加乘法器运算逻辑波形图位移位相加乘法器运算逻辑波形图实实 验验 5实验内容3：乘法时钟衔接实验系统上的延续脉冲，如clock0，设计一个此乘法器的控制模块，接受实验系统上的延续脉冲，如clock0，当给定启动/清0信号后，能自动发出CLK信号驱动乘法运算，当8个脉冲后自动停顿。 6思索题：