时钟与时序资料

1、会计学1时钟与时序资料时钟与时序资料2CLK3本章参考书本章参考书46.1 概述 时序与时钟56.1 概述 信号按时序分类66.1 概述 同步(synchrounous)信号Cin和Out信号与系统时钟CLK同步CombinationalLogicR1R2CinCoutOutInCLK76.1 概述 中等同步(mesochrounous)信号与系统时钟的频率相同与系统时钟的相位差未知 D1和ClkA同步，D4与ClkB同步 若D1、D2之间的相位差未知，则D1和D2中等同步 若ClkA与ClkB之间的相位差未知，则ClkA和ClkB中等同步 控制器、可变延迟线构成的中等同步器，可使D1、D3恢

2、复为同步86.1 概述 近似同步(plesiochrounous)信号与系统时钟的频率名义上相同，实际上略有不同常发生在采用两个或更多个独立的时钟发生器的电路中 C1和C2的频率不完全相同 利用时钟恢复电路及FIFO来使C3与C4同步，利用FIFO使C5与C1中等同步C4C596.1 概述 异步(asynchrounous)信号 在任何时候随意变化，不服从任何本地时钟利用握手协议实现自定时优点：延时等于本地逻辑的延时，不受时钟误差的影响，全模块化设计缺点：增加电路复杂性及通信开销 接到启动信号I时开始运算，完成运算后产生完成信号DV，表示输出有效并锁存到下一级寄存器中，下一个逻辑块接到启动信号

3、后开始运算106.2 时钟控制 时钟控制方式116.2 时钟控制 时钟控制方式1:传输管与传输门 nFET传输管传输管：简单，速度较快，输出有高电平损失Vmax=VDD-VTn pFET传输管传输管：简单，速度较慢，输出有低电平损失Vmin=|Vtp| CMOS传输门传输门：速度较快，全轨传输0,VDD ，需2个FET，结构与连线相对复杂12输出单元单元单元输入数据移动进程：01013212/T2/T2/T2/T6.2 时钟控制 基于传输管的钟控逻辑链13NOTFETtt反相器的延时传输管的延时每级延时nFET6.2 时钟控制 钟控移位寄存器链14nFETnFETfnFETnFETrtt94.

4、 218 nFET,下降时间上升时间传输管延时pFETNOTLHnFETNOTHLtt2 . 22 . 2CMOS,高电平转换时间低电平低电平转换时间高电平反相器延时pFETpFETfpFETpFETrtt1894. 2 pFET,下降时间上升时间传输管延时6.2 时钟控制 钟控移位寄存器链单元延时（较小）低）输入高钟控寄存器单元延时（较大）高）输入低钟控寄存器单元延时（NOTLHnFETfNOTHLnFETrtttt,(156.2 时钟控制 最高时钟频率限制:延迟时间NOTHLnFETrttT,min2)(211,minmaxNOTHLnFETrttTfCLFETrttT,min2)(211

5、,minmaxCLFETrttTf任意组合逻辑链的延时16而随tVdtdVCIinininleak移位寄存器单元11V的最小电压反相器识别输入为逻辑1max|VVVhintt维持时间htTf211maxmin最低时钟频率6.2 时钟控制 最低时钟频率限制:电荷泄漏htTmax2最长时钟半周期17MhVVVtf中点电压要1maxmax,pnTnpnTpDDMVVVV1|ppnnpnLWLW/6.2 时钟控制 抑制电荷泄漏途径:降低中点电压186.2 时钟控制 抑制电荷泄漏途径:锁定节点电位组合逻辑单元19DClkQDClkQClkClkDDQQ锁存器Latch电平敏感输入-输出透明寄存器Regi

6、ster，flip-flops边沿触发输入-输出不透明时钟处于高电平（低电平）时D=Q时钟处于上升沿（下降沿）时DQ6.2 时钟控制 时钟控制方式2:锁存器与寄存器206.2 时钟控制 基于寄存器的钟控逻辑链regpdpdpdpdCLKttttT,321),max(216.2 时钟控制 基于锁存器的钟控逻辑链 锁存式钟控逻辑链 等效的寄存式钟控逻辑链相当于1个寄存器相当于1个寄存器BpdCLKApdCLKtTtT,2121BpdApdCLKttT,错误！226.2 时钟控制 用剩时间借用QDInCLB_AQDQDCLK1L1L2L1CLK2CLK1CLB_Btpd,Atpd,BCLK1CLK2

7、TCLKabcdetpd,Aa validb validtDQtpd,Bc validd validtDQe validslack passed to next stagea一旦有效，CLB_A即可开始它的运算，不必等到，计算结束的时刻为b有效时刻，不必等到c一旦有效，CLB_B即可开始它的运算，不必等到，计算结束的时刻为d有效时刻，不必等到CLKBpdApdTtt,CLKT5 . 0用剩时间CLKT5 . 1时间每个逻辑块的最长运算236.2 时钟控制 实例:寄存器与锁存器时钟控制的比较负沿触发寄存器时钟控制流水线负沿触发寄存器时钟控制流水线正锁存器时钟控制流水线正锁存器时钟控制流水线ns1

8、25)(minCLKTns100)(minCLKT246.2 时钟控制 时钟交叠冒险竞争号竞争。导通，引起电路产生信的电路可能会同时部分控制和期且互有重叠，则在重叠均有上升沿和下降沿，、若时钟交叠时钟交叠25波形时序圆图消除了冒险竞争取代取代作用212/0)21Ttt脉冲宽度（互相不交叠特点21、时产生缺点：需从同一信号同6.2 时钟控制 两相不交叠时钟266.2 时钟控制 两相时钟有限状态机27波形时序圆图6.2 时钟控制 三相不交叠时钟28预充电求值本身具有时钟控制数据流的功能6.2 时钟控制 动态多米诺逻辑296.2 时钟控制 动态逻辑链30=0：第一级p管导通，对第二级n管进行预充电；

9、 第二级p管截止，输出Q处于Hi-Z态。=1：第一级n管导通，对D做求值运算（反相）； 第二级n管导通，对第一级的输出作反相运算，输出到Q。=0：第二级截止，输出Q得以保持； 第一级再次预充电。6.2 时钟控制 TSPC寄存器31不重叠全轨输出无延迟t，对所有0VVVDD0, 0rfttTfT1时钟频率时钟周期6.3 时钟误差 理想时钟信号326.3 时钟误差 时钟误差的类型Clk1Clk2tSKtJS时钟偏差（时钟偏差（Clock Skew）时钟抖动（时钟抖动（Clock Jitter）时钟延迟（时钟延迟（Clock Delay）336.3 时钟误差 时钟偏差:定义346.3 时钟误差 时序

10、:无偏差寄存器最大传播延时寄存器最小传播延时寄存器建立时间、 维持时间组合逻辑最大延时组合逻辑最小延时时钟上升沿时刻时钟上升沿时刻cdiccdqcholdsuicqcsuicqcclkclkttttttftttTtt,log,loglog21)/(1寄存器维持时间时钟频率时钟周期时钟无偏差理想时序356.3 时钟误差 时序:正偏差CLK1CLK2TCLKdTCLK d thd21430dholdcdiccdqccdiccdqcholdholdsuicqcsuicqcholdttttttttttTtttTt,log,logloglog2R2),4R2),，避免之，必须要求）处（错误）翻转，为在上

11、升沿（若组合逻辑的延迟较短利于缩短时钟周期）处（正确）翻转，有在上升沿（若组合逻辑的延迟较长dddddd366.3 时钟误差 时序:负偏差cdiccdqcholdsuicqcsuicqcttttttTtttT,log,loglog00ddddd出现，只要可使时序竞争永远不会使最小时钟周期增加CLK1CLK2TCLKdTCLK +d21430d37R1InCombinationalLogicDQtCLK1CLKdelaytCLK2R2DQCombinationalLogictCLK3R3 DQdelay6.3 时钟误差 对电路的影响:正偏差holdcdiccdqccdiccdqcholdtttt

12、tt,log,log,dd时钟信号入口38R1InCombinationalLogicDQtCLK1delaytCLK2R2DQCombinationalLogictCLK3R3 DQdelayCLK6.3 时钟误差 对电路的影响:负偏差产生条件：时钟布线方向与数据通过流水线方向相反好处：消除了冒险竞争，从而避免电路出错坏处：加长了最小时钟周期，使时钟频率降低时钟信号入口396.3 时钟误差 双向电路情形40无时钟偏差有时钟偏差6.3 时钟误差 时序圆图416.3 时钟误差 实例:组合逻辑电路延时的估计假设所有门的延迟相同，且等于tgate最小延迟（A=1,B=0)：OR1OR2（路径），延迟

13、为2 tgate 名义最长延迟(不存在）： I1 AND1AND2 AND3 OR2（ 路径），延迟为5tgate实际最长延迟（A=0,B=1)： I1OR1 AND3 OR2，延迟为4tgate426.3 时钟误差 时钟抖动:定义定义芯片的某一个给定点上时钟边沿发生暂时的随机变化时钟抖动可导致时钟周期的缩短或加长类型绝对抖动tjitter:时钟边沿相对与理想时钟边沿的最大变化值周期至周期抖动Tjitter:单个时钟周期相对与理想时钟周期的时变偏离最坏情况:Tjitter=2tjitter43CLK-tjitterTCLKtjitterCLK InCombinationalLogic tc-q

14、 , tc-q, cdtlogictlogic, cdtsu, tholdREGStjitter6.3 时钟误差 时钟抖动:影响jittersuicc-qCLKsuicc-qjitterCLKjitterCLKCLKttttTttttTtTT22-2-loglog，故要求周期最坏情况下的有效时钟名义时钟周期446.3 时钟误差 偏差、抖动共存情形:正偏差jittersuicqcCLKsuicqcjitterCLKttttTttttT22:loglogdd时钟周期约束jitterholdcdiccdqccdiccdqcjitterholdtttttttt22:,log,log,dd最小延时约束4

15、56.3 时钟误差 偏差、抖动共存情形:负偏差jittersuicqcCLKsuicqcjitterCLKttttTttttT22:loglogdd时钟周期约束jitterholdcdiccdqccdiccdqcjitterholdtttttttt22:,log,log,dd最小延时约束466.4 时钟误差来源 概述243Power SupplyInterconnect5Temperature6 Capacitive Load7 Coupling to Adjacent Lines1 Clock GenerationDevices时钟分布网络时钟分布网络时钟引起的错误时钟引起的错误 系统错误：

16、取决于设计，可以预见，能通过EDA工具准确预估并予以纠正 随机错误：取决于制造，很难模拟，无法通过EDA工具预估并纠正476.4 时钟误差来源 互连线长度(1)22lBl 互连线延时cballl时钟线长度l互连线线长cba到达单元的时间48)(AB221abllBt的延迟比与单元时钟信号到达单元)(AC222acllBt的延迟比与单元时钟信号到达单元6.4 时钟误差来源 互连线长度(2)496.4 时钟误差来源 互连线偏差影响时钟网络互连线的寄生电容和寄生电阻不一致不同线长的延迟可以预计，线的纵向尺寸及横向尺度的随机变化难以预计来源层间电介质厚度的不均匀：与电路密度、图形等有关导线宽度和线间距

17、的不均匀：较低金属层，以光刻的影响为主；较高金属层，以刻蚀影响为主506.4 时钟误差来源 时钟产生:基于反相器sdtt 时钟产生电路的延迟有关与1Ctd51时钟偏差|t2-t1|来源于反相器链延迟差以及C1与C2的差采用逻辑努力技术，合理设计时钟线前端驱动门的级数及级间面积比，可以使时钟偏差达到最小1t延时2t延时6.4 时钟误差来源 时钟产生:基于反相器链52时钟偏差来源于反相器的延迟以及C1与C2的差通过“拉长”两个NOR2门，可以对时钟偏差进行补偿6.4 时钟误差来源 时钟产生:基于D锁存器536.4 时钟误差来源 器件制造工艺的偏差影响不同路径上的时钟缓冲器的参数不一致以随机偏差为主

18、来源氧化层厚度的变化掺杂浓度的变化横向尺寸（L和W）的变化多晶硅的尺寸及走向的不一致546.4 时钟误差来源 图形密度和层间介质厚度的关系金属金属5的图形密度的图形密度金属金属5和金属和金属6之间的介质厚度之间的介质厚度556.4 时钟误差来源 工艺过程CMP566.4 时钟误差来源 环境的变化576.4 时钟误差来源 电容耦合四种电平变化（00， 01, 10 ,11）引起的CKb的变化586.5 时钟分布技术 设计目标及内容59时钟接收点按每组4点分组连接组内各点6.5 时钟分布技术 时钟分组布线(1)60以水平线分隔以垂直线分隔 以水平线分组并连接组内各点连接相邻组6.5 时钟分布技术

19、时钟分组布线(2)61H单元H树时钟发送点时钟接收点中点X到H树的任何1个端点A的距离都相等中点X到H树的任何1个端点A的延时都相等6.5 时钟分布技术 H树法62时钟驱动器树布线对称(H树)应用布线不对称应用6.5 时钟分布技术 驱动器树(1)63 时钟驱动器树与互连线寄生参数的配合6.5 时钟分布技术 驱动器树(2)64目标：在A、B、C等处产生无偏差的时钟信号方法：运用逻辑努力寻求驱动器尺寸及连线长度的最优化设计6.5 时钟分布技术 非对称时钟分配电路65驱动器链法驱动器链法单链驱动多点。单链所含驱动器的级数及级间尺寸比要根据X处的总负载电容而定。对驱动器强度要求高。分配树法分配树法多点

20、分别驱动。对驱动器强度要求低，但布线复杂，通孔及接触孔多，物理布局需满足延时均匀要求。6.5 时钟分布技术 时钟驱动方法666.5 时钟分布技术 RC匹配分布实例676.5 时钟分布技术 时钟延时分布实例时钟延时（时钟延时（Z）随空间（）随空间（X,Y）的分布）的分布负载不均衡负载基本均衡68DriverDriverDriverDriverGCLKGCLKGCLKGCLK6.5 时钟分布技术 网格法696.5 时钟分布技术 层次化时钟设计Alpha 21264处理器采用了两个层次的时钟网格706.5 时钟分布技术 实例:Alpha 21064微处理器716.5 时钟分布技术 实例:Alpha

21、21164微处理器(1)芯片特性时钟频率300MHz0.5umCMOS工艺芯片面积16.5x18.1mm930万个晶体管时钟特性时钟总负载3.75nF时钟功耗20W（芯片总功耗的40）双层驱动器结构（1层居中，2层分列左右）pre-driverfinal driverstrise = 0.35ns tskew = 150pstcycle= 3.3ns时钟驱动器位置时钟波形726.5 时钟分布技术 实例:Alpha 21164微处理器(2)Clock Drivers 芯片的显微照片降低时钟偏差影响的对策时钟布线方向与数据流方向相反采用电平灵敏传输门锁存器的标准单元本地时钟缓冲器的尺寸优化，以使其

22、时钟偏差最小相邻锁存器之间至少插入1个缓冲门，以减少延时736.5 时钟分布技术 实例:Alpha 21164微处理器(3)时钟延时的空间分布746.5 时钟分布技术 实例:Alpha 21164微处理器(4)756.5 时钟分布技术 实例:Alpha 21264微处理器(1)芯片特性时钟频率600MHz0.35umCMOS工艺时钟特性层次化网格时钟驱动窗格化时钟分布有利于缩短驱动器到负载的距离四边驱动，可减少制造偏差造成的影响分布均匀，有利于电源供电和散热trise = 0.35nstskew = 50pstcycle= 1.67nsPLL窗格结构的时钟分布时钟波形76时钟偏差在芯片上的分布

23、ps5101520253035404550ps300305310315320325330335340345上升时间在芯片上的分布6.5 时钟分布技术 实例:Alpha 21264微处理器(2)776.5 时钟分布技术 设计规则78产生所需的时钟波形施加可控的信号延时 提升时钟信号的驱动强度与外部时钟作相位比较 相位差 产生延迟线 控制电压被调整至正确相位的时钟信号6.6 时钟产生 基本原理79时钟稳定时钟稳定：用PLL检测输入和输出时钟信号，若发现二者有相位差，则对其相位进行调整，最终产生所需相位的时钟信号时钟恢复时钟恢复：用PLL检测输入和参考时钟信号，若发现二者有相位差，则对输入时钟信号的

24、相位进行调整，最终产生与参考信号准确同步的时钟信号6.6 时钟产生 PLL的作用806.6 时钟产生 PLL的构成DigitalSystemDividerCrystalOscillatorPLLChip 1DigitalSystemPLLChip 2fsystem = N x fcrystalfcrystal, B频率，则UP平均脉冲数DN平均脉冲数，脉冲差正比于频率差若A频率B频率，则UP平均脉冲数键盘被敲击的频率问题2：采样信号正好在时钟高低电平之间对策：需判断一个异步信号是高电平还是低电平（执行这一功能的电路称为同步器）问题3：同步器完成判断需要时间，这可能导致出错（称为同步失效）对策：

25、加长做出决定前的等待时间，以减少出错概率（exp(等待时间）AsynchronoussystemSynchronous systemSynchronizationfCLKfin1096.8 同步器 CMOS锁存器作为同步器CLK=0时，Q=DCLK=1时，更新D 即使CLK与D不同步，而且中间过渡状态可能不确定，但Q最终仍然能够得到一个正确的D值CLKintI2I1DQCLK1106.8 同步器 锁存器电压随时间的变化非稳态 稳态非稳态稳态达到最终稳态的极性取决于最初亚稳态的位置达到最终稳态所需的时间取决于晶体管的尺寸及寄生电容的大小2.01.00.00100200300Vouttime ps

26、1116.8 同步器 锁存器非稳态分析:瞬态响应的变化规律为节点的电压随时间时刻关断，则锁存器某假定采样时钟在tt0/)0()(tMSMSeVvVtv最终稳态电压初始节点电压锁存器时间常数内，即仍然处于不确定区间之后，假定等待一段时间,)(IHILVVtvTIHILVTvV)(/)()0()(TMSIHMSTILMSMSeVVVveVVV二者成负指数关系，出错概率围引起出错的输入电压范可见，等待时间T1126.8 同步器 锁存器非稳态分析:出错概率 若Vin为周期波形，平均周期为Tsignal，且上升和下降时间相同均为tr，上升和下降均为线性，则syncsignalrswingTILIHTin

27、itsyncinitsyncsignalrswingILIHinitNTTtVeVVTePTNTTPNTtVVVPv1MTF)()()0()0(/平均失效时间时的出错概率出前等待一段时间采用同步器且在观察输率不采用同步器的出错概处在不确定区间的概率signalrTTTt与信号周期与采样周期系统时间常数等待时间上升时间取决于1136.8 同步器 锁存器非稳态分析:数值例子1146.8 同步器 同步-异步接口的设计考虑1156.8 同步器 判断器:作用116Req1Req2Req1Req2Ack1Ack2ArbiterAck1Ack2(a) Schematic symbol(b) Implemen

28、tationABReq1Req2ABAck1t(c) Timing diagramVT gapmetastable6.8 同步器 判断器:实现逻辑符号电路实现时序图有一段时间不确定、触发器进入亚稳态，均为：之一变为、：均为BAq、qAckAq、qAckAckA、Bq、q:12Re1Re11011Req12Re1Re021102Re1Re1176.9 新进展 光时钟分布光时钟分配电时钟分配优点延时很小，且偏差几乎为零，对温度不敏感时钟边沿在经过很长距离后不会变差无电磁干扰缺点光学接收器及用于分配的光波导设计难度大制作工艺难度大，成品率低采用光信号作为系统时钟控制信号1186.10 结论11912

29、0号竞争。导通，引起电路产生信的电路可能会同时部分控制和期且互有重叠，则在重叠均有上升沿和下降沿，、若时钟交叠时钟交叠6.1 概述 时钟交叠121频率相同、相位不同的时钟信号不同逻辑模块采用不同相位的时钟信号不同步的模块之间的通信利用接口电路来实现6.5 时钟的产生和分配 非同步系统时钟122系统时钟处理器时钟6.5 时钟的产生和分配 非同频系统时钟1236.6 系统设计考虑 算术逻辑单元(ALU)对两个n位的输入A、B施加算术逻辑运算，得到n位的结果C124 用一位的逻辑电路（位片）的重复使用来实现多位的运算第p位位片的内部结构6.6 系统设计考虑 位片式设计:结构1256.6 系统设计考虑 位片式设计:特点1266.6 系统设计考虑 Cat