FPGA结构与配置学习教案

1、会计学1FPGA结构与配置结构与配置3.1 概 述输 入缓冲电路与阵列或阵列输出缓冲电路输入输出图3-1 基本PLD器件的原理结构图第1页/共112页70年代80年代90年代PROM 和PLA 器件改进的 PLA 器件GAL器件FPGA器件EPLD 器件CPLD器件内嵌复杂功能模块的SoPC第2页/共112页图3-2 按集成度(PLD)分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 第3页/共112页3.2 简单PLD原理图3-3 常用逻辑门符号与现有国标符号的对照第4页/共112页图3-4PLD的互补缓冲器 图3-5 PLD的

2、互补输入 图3-6 PLD中与阵列表示图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示 第5页/共112页PROM地 址译 码 器存 储 单 元阵 列0A1A1nA0W1W1pW0F1F1mFnp2图3-9 PROM基本结构：0111201110110.AAAWAAAWAAAWnnnn其逻辑函数是：第6页/共112页PROM图3-10 PROM的逻辑阵列结构与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpm

3、pppp逻辑函数表示：第7页/共112页PROM图3-11 PROM表达的PLD图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F图3-12 用PROM完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F第8页/共112页PLA图3-13 PLA逻辑阵列示意图与 阵 列 （ 可 编 程 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F第9页/共112页PLA图3-14 PLA与 PROM的比较0A1A1F0F2A2F0A1A1F0F2A2F第10页/共112页PAL0A1A1F0F0A1A1F0F 图3-15P

4、AL结构：图3-16 PAL的常用表示：第11页/共112页PAL11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831图3-17 一种PAL16V8的部分结构图第12页/共112页GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 1138

5、1 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QC L KO E图3-18 GAL16V8的结构图第13页/共112页GAL： General Array Logic Device最多有8个或项，每个或项最

6、多有32个与项EPLDErasable Programmable Logic DeviceGAL第14页/共112页逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V8第15页/共112页GAL图3-19寄存器输出结构图3-20寄存器模式组合双向输出结构第16页/共112页GAL图3-21 组合输出双向结构图3-22 复合型组合输出结构第17页/共112页GAL图3-23 反馈输入结构图3-24输出反馈结构第18页/共112页GAL图3-25 简单模式输出结构第19页/共112页3.3 CPLD结构与工作原理图3-26 MAX7000系列的单个宏单元结构PRNC

7、LRNENA逻辑阵列全局清零共享逻辑扩 展 项清零时钟清零选择寄 存 器旁路并行扩 展 项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自 PIA的 36个信号快速输入选择2第20页/共112页3.3 CPLD结构与工作原理(1) 逻辑阵列块(LAB)图3-27- MAX7128S的结构第21页/共112页3.3 CPLD结构与工作原理(2) 宏单元(3) 扩展乘积项图3-28 共享扩展乘积项结构第22页/共112页 图3-29 并联扩展项馈送方式第23页/共112页3.3 CPLD结构与工作原理(4) 可编程连线阵列(5) 不同的LAB通过在可编程连线阵列(PI

8、A)上布线，以相互连接构成所需的逻辑。图3-30 PIA信号布线到LAB的方式第24页/共112页(6)I/O控制块图3-31-EPM7128S器件的I/O控制块第25页/共112页3.4 FPGA结构与工作原理0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器图3-33 FPGA查找表单元内部结构查找表LUT输入1输入2输入3输入4输出图3-32 FPGA查找表单元：第26页/共112页一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。输入多于N个的函数、方程必须分开用几个查

9、找表（ LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块 第27页/共112页0000010100000101输入 A 输入 B 输入C 输入D 查找表输出16x1RAM查找表原理多路选择器第28页/共112页FLEX10K系列器件图3-34 FLEX 10K内部结构.IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC逻辑单元.IOCIOC.IOCIOCIOCIOC.快速通道互连逻辑阵列块 (LAB)IOCIOC.第29页/共112页连续布线和分段布线的比较连续布线 = 每次设计重复的可预测性和高性能连续布线 ( Altera

10、 基于查找表（LUT）的 FPGA )LABLE第30页/共112页.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式阵列块第31页/共112页(1) 逻辑单元LE图3-35 LE(LC)结构图数据1Lab 控制 3LE 输出进位链级联链查找表 (LUT)清零和预置逻辑时钟选择进位输入 级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4第32页/共112页(1) 逻辑单元LE

11、图3-36 进位链连通LAB中的所有LE快速加法器, 比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到 LAB中的下一个逻辑单元)进位链查找表LUT第33页/共112页(1) 逻辑单元LE图3-37 两种不同的级联方式“与”级联链“或”级联链LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达 2.4 + 0.6x3=4.2 ns第34页/共11

12、2页(2) 逻辑阵列LAB是由一系列的相邻LE构成的图3-38-FLEX10K LAB的结构图第35页/共112页(3) 快速通道(FastTrack)(4) I/O单元与专用输入端口图3-39 IO单元结构图第36页/共112页zEAB的大小灵活可变z通过组合EAB 可以构成更大的模块z不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8第37页/共112页(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式R

13、AM单元构成。图3-40 用EAB构成不同结构的RAM和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8 , 4 , 2 , 1 数据宽 度8 , 4 , 2 , 1地址宽度 8,9,10,11 写使能输入时钟第38页/共112页EAB 可以用来实现乘法器 VS非流水线结构,使用35个 LE,速度为 34 MHz 流水线结构速度为100 MHz, EAB8890 MHz用EAB实现的流水线乘法器操作速度可达 90 MHz!实例: 4x4 乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELEL

14、ELELE第39页/共112页10,00020,00030,00040,00050,00070,000100,000130,000250,0006,00012,00012,00016,00020,00018,00024,00032,00040,000存储器容量(单位: Bit)典型可用门EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250A第40页/共112页管芯尺寸比较AlteraEPF10K100A相对管芯尺寸： 1.00.35 工艺4,992个逻辑单元(LE)12 个EABX

15、ilinxXC4062XL相对管芯尺寸： 1.910.35 工艺相当于4,608个逻辑单元(LE)*没有EABAlteraEPF10K100E相对管芯尺寸： 0.60.25 工艺4,992个逻辑单元(LE)12 个EAB* 1个 CLB 相当于 2 两个LE第41页/共112页工艺改进促使供电电压降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001电压电压5.0 V3.3 V2.5 V1.8 V崩溃电压供电电压第42页/共112页FPGA/CPL

16、D多电压兼容系统内核电压 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入输出电位标准 Vccio第43页/共112页资料来源：美国Altera公司0%0%20%20%40%40%60%60%80%80%100%100%199219921993199319941994199519951996199619971997199819981999199920002000200120015.0 V3.3 V2.5 V1.8 V初始设计百分比FPGA/CPLD不同芯核电压器件流行趋势 第44页/共112页4、FPGA/CPLD生产商 ALTERAFPGA： FLEX系列：10

17、K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINX第45页/共112页LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5

18、K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其他PLD公司：ACTEL公司： ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司 CPLD SO MUCH IC！FPGA CPLD4、FPGA/CPLD生产商 第46页/共112页ALTERA FPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列

19、：EP1系列 EP1S30、EP1S120 CYCLONE系列：EP1C20 EXCALIBUR系列： CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列 MAX3000系列第47页/共112页3.5 FPGA/CPLD测试技术JTAG边界扫描测试图3-41 边界扫描电路结构第48页/共112页引 脚描 述功 能TDI测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在 TCK 的下降沿移出。如果数据没有被移出时，

20、该引脚处于高阻态。TMS测试模式选择(Test Mode Select)控制信号输入引脚，负责 TAP 控制器的转换。TMS 必须在TCK 的上升沿到来之前稳定。TCK测试时钟输入(Test Clock Input)时钟输入到BST 电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路(在IEEE 规范中，该引脚可选)。JTAG边界扫描测试表3-1 边界扫描IO引脚功能第49页/共112页图3-42 边界扫描数据移位方式JTAG边界扫描测试第50页/共112页图3-43 JTAG BST 系统内部结构第51页

21、/共112页图3-44 JTAG BST系统与与FLEX器件关联结构图第52页/共112页图3-45 JTAG BST选择命令模式时序TAP控制器的命令模式有：SAMPLEPRELOAD指令模式EXTEST指令模式BYPASS指令模式IDCODE指令模式USERCODE指令模式第53页/共112页3.6 FPGA/CPLD产品概述Lattice公司CPLD器件系列1. ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI 8000/8000V系列2. ispLSI器件的结构与特点:采用UltraMOS工艺。系统

22、可编程功能。边界扫描测试功能。加密功能。短路保护功能。第54页/共112页Xilinx公司的FPGA和CPLD器件系列1. Virtex E系列FPGA2. Spartan器件系列3. XC9500系列CPLD4. Xilinx FPGA配置器件SPROM5. Xilinx的IP核第55页/共112页Altera公司FPGA和CPLD器件系列1. Stratix 系列FPGA2. APEX系列FPGA3. ACEX系列FPGA4. FLEX系列FPGA5. MAX系列CPLD6. Altera宏功能块及IP核第56页/共112页Altera公司的FPGA配置方式与器件系列器 件功能描述封装形式

23、EPC216956801位，3.3/5V供电20脚PL CC、32 脚 TQFPEPC110464961位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440 8001位，3.3/5V供电8脚PDIP、20脚PLCCEPC1213212 942位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC106465 536位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC1064V65 536位，5V供电8脚PDIP、20脚PLCC、32脚TQFP表3-2 Altera FPGA常用配置器件第57页/共112页3.7 CPLD和FPGA的编程与配置图3-46 10芯

24、下载口引脚12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND表3-3 图3-46 接口各引脚信号名称第58页/共112页 FPGA与CPLD的配置与编程方案第59页/共112页 CPLD的编程方案PC机JTAG编程端口CPLDPC机isp编程端口CPLD编程适配电路编程适配电路JTAG编程信号：TCK、TDO、TMS、TDI第60页/共112页CPLDisp -IN-SYSTEM-PROGRAMMERBALELATTICE 的isp下载方式 第61页/共112页ISP功能

25、提高设计和应用的灵活性n减少对器件的触摸和损伤n不计较器件的封装形式n允许一般的存储n样机制造方便n支持生产和测试流程中的修改n允许现场硬件升级n迅速方便地提升功能未编程前先焊接安装系统内编程-ISP在系统现场重编程修改第62页/共112页此接口既可作编程下载口，也可作JTAG接口 ALTERA 的 ByteBlaster（MV）下载接口第63页/共112页 FPGA的配置方案第64页/共112页FPGA的3种常用的 标准下载配置模式1、Passive Serial Mode3、JTAG Mode2、Active Serial Mode第65页/共112页 FPGA配置JTAG配置端口FPGA

26、PS配置端口PC机配置适配电路配置器件或配置电路AS配置端口专用FLASH配置器件第66页/共112页CPLD的JTAG方式编程图3-47 CPLD编程下载连接图TCK、TDO、TMS、TDI为CPLD的JTAG口对CPLD编程第67页/共112页图3-48 多CPLD芯片ISP编程连接方式CPLD的ISP方式编程第68页/共112页PC并行口配置FPGA图3-49 FLEX10K PS模式配置时序 第69页/共112页图3-50 多FPGA芯片配置电路第70页/共112页 FLEX、ACEX、APEX等系列 FPGA器件配置连线图 注意：1、不要忘了将多片配 置 控制信号nCE 引 脚接地！

27、2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列FPGA 配置电路 FPGA Passive Serial Configuration 被动串行配置模式10针标准配置/下载接口通过配置电路后与PC机的并行接口相接对FPGA配置方案1:PS端口直接配置第71页/共112页主系统通用10针标准配置/下载接口目标板10针标准配置接口PIN1OTP配置器件插座第72页/共112页图3-51 FPGA使用EPC配置器件的配置时序 FPGA第73页/共112页图3-52 FPGA的配置电路原理图OTP配置器件：EPC1441、EPC1、

28、EPC1213等 方案2:PS端口OTP专用器件配置缺点：1、芯片价格高。2、只能一次编程。3、可配置的FPGA规模小，不能用于SOPC系统配置。4、无法用于实时多任务重配置第74页/共112页 FPGA的OTP配置器件 使用方法第75页/共112页选择Global Project Device项 编译前选择配置器件注意，被编译文件的工程名为“DAC”，因此，其配置文件名应该为“ DAC . POF ”第76页/共112页对于低芯核电压FPGA（如EP1K30），需选择此项，电路中的配置芯片应该接3.3V工作电压。选择配置芯片的型号为EPC1PC8选择PS模式第77页/共112页 编 译！第7

29、8页/共112页选择配置器件生产商 打开通用编程器编程窗选择器件类型选择器件型号第79页/共112页器件接插方式进入工程文件夹，选择编程文件选择编程文件双击编程文件后，进入“File type”窗，选择文件类型为“POF”：Programming Output File第80页/共112页编程缓冲器中的DAC.POF文件码注意文件芯片型号是否对！打开编程窗口编程窗第81页/共112页开始编程第82页/共112页将编程完毕的配置器件插在相应的电路系统上第83页/共112页FPGA图3-53 EPC2配置FPGA的电路原理图EPC2可以多次重复编程，且是isp方式编程外部上拉电阻1K X 5第84

30、页/共112页 DCLK nCSnINIT_CONF OE DATA PC机FPGAEPC2配置芯片配置电路和JTAG编程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置 编程利用FLASH结构的EPC2为FPGA作配置方案3:PS端口E平方专用器件配置缺点：1、芯片价格高。2、可多次编程次数少。3、无法用于实时多任务重配置第85页/共112页 FPGA的ispFLASH配置器件 EPC2/4/8/16使用方法第86页/共112页如果没有使用外部上拉电阻，则必须选择此项选择配置器件型号：EPC2LC20第87页/共112页

31、 编 译！第88页/共112页编程前，首先打开编程器窗口然后用鼠标双击此文件名于是弹出编程文件选择窗双击此编程文件名：DAC .POF这是对FPGA的配置文件第89页/共112页对EPC2编程文件名编程器件名开始编程第90页/共112页EPC2器件EPC2的编程口第91页/共112页方案4:AS端口FLASH专用器件配置 PC机Cyclone系列 FPGAEPCSX配置芯片ByteBlasterII配置电路配置 编程AS配置端口ByteBlaster(MV)配置电路ByteBlasterII配置电路POF硬件购建配置文件Nios工作软件Nios嵌入式系统缺点：1、只适合于Cyclone系列器件

32、2、无法用于实时多任务重配置第92页/共112页FPGA普通单片机EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案5:PS端口单片机软件方式配置单片机I/O端口单片机软件配置方案缺点：1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。2、配置速度慢，不能用于反应速度要求高的领域。3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。4、电路面积比较大5、实验模式不规范第93页/共112页单片机产生配置时序、读取EPROM中的配置数据EPROM中放置多个不同功能的配置文件对FPGA进行配置第94页/共

33、112页FPGA图3-54 MCU用PPS模式配置FPGA电路第95页/共112页图3-55 单片机使用PPS模式配置时序第96页/共112页图3-56 用89C52进行配置第97页/共112页各种规模的FPGAASIC/CPLD大容量EPROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案6:PS端口ASIC/CPLD硬件高速配置方案I/O端口缺点：1、电路面积比较大第98页/共112页PC机选择JTAG下载模式掉电配置选择PS下载模式掉电保护配置复位40MHz配置时钟源掉电保护配置器件配置文件ROM配置成功指示第99页/共112页FPGA的配置和重配置 （RECONFIGURATION）第100页/共112页PC机FPGA应用电路系统CPU/CPLD 大容量ROM/EPROM/FLASH芯片FPGA应用电路系统CPU/CPLD R