基于HDL实现的2选1数据选择器设计ppt课件

1、n整数型数据整数型数据n+/-n位宽：表示整数以二进制方式存在时的位数；位宽：表示整数以二进制方式存在时的位数；n进制符号：进制符号：B或或b表示二进制；表示二进制；o或或O表示八进制；表示八进制；d或或D表示十进制；表示十进制；h或或H表示十六进制。表示十六进制。n如：如：8b01010101n 4hEn 5D25n 6o70n书写较长的数值运用下划线，可以提高可读性。书写较长的数值运用下划线，可以提高可读性。n如：如：16b1100_0110_0000_1010nx或或z表示的宽度取决于所用进制。表示的宽度取决于所用进制。n如：如：8h1x/等价于等价于8b0001xxxxn 4bz/等价

2、于等价于4bzzzzn假设定义的位宽不实践的位数要长，通常在数的左边填假设定义的位宽不实践的位数要长，通常在数的左边填“0补位，假设数的最左边一位位补位，假设数的最左边一位位x,z，就相运用，就相运用x或或z在左边补位。在左边补位。n假设定义的位宽比实践的位数小，那么将最左边的为舍掉。假设定义的位宽比实践的位数小，那么将最左边的为舍掉。n实数型数据可以用十进制方式表示，但不能省实数型数据可以用十进制方式表示，但不能省略小数点后面的数字。略小数点后面的数字。n 实数实数10.0，不能写成，不能写成10n实数型数据可以用科学记数法表示实数型数据可以用科学记数法表示n 9.32e2表示十进制数表示十

3、进制数932n在Verilog中字符串是一个双引号引出的字符序列。n字符串数据不能分成多行书写nParameter型符号常量nParameter 参数名1=表达式，参数名2=表达式参数名n=表达式；nwire线网型线网型n wire线网型是最常用的数据类型，它相当于组合逻线网型是最常用的数据类型，它相当于组合逻辑电路中各种衔接线，其特点就是输出值紧随输入变辑电路中各种衔接线，其特点就是输出值紧随输入变化而变化，不能暂存。化而变化，不能暂存。n Verilog模块中的输入模块中的输入/输出信号类型默许定义为输出信号类型默许定义为wire型，模块中援用实例元件输出信号以及用型，模块中援用实例元件输

4、出信号以及用“assign语句赋值的变量，普通都定义为语句赋值的变量，普通都定义为wire型。型。n 定义一根单信号连线为定义一根单信号连线为wire型变量的格式：型变量的格式：n wire 信号名信号名1，信号，信号2，；n 定义定义n位总线为位总线为wire型变量的格式：型变量的格式：n wire n-1:0信号名信号名1，信号，信号2，；n 如：如：wire f;/定义一位数据定义一位数据f。n wire7:0 date/定义一个定义一个8位数据总线位数据总线date为为wire型。型。n1算术运算符 +、-、/、%n2关系运算符 n3等式运算符 (= 、!=)n4逻辑运算符 &

5、、|、！n5位运算符 、&、|n6缩位运算符 n7移位运算符 、大于=不大于（小于等于）小于=不小于（大于等于）位运算符号功能按位取反&按位与|按位或按位异或、按位同或等式运算符号功能=等于!=不等于=全等!=不全等等式运算符=与全等运算符=的区别：对于=，参与比较的两个操作数必需逐位相等，其相等比较结果为1，假设某位为不定态和高阻值，其相等比较结果为不定态；而全等比较=，那么对于这些高阻和不定态也进展比较，两个操作数完全一致其结果为1，否那么为0；如：A=8b1100010 x,B=8b1100010 x,那么A=B的运算结果为不定值x，而A=B的运算结果为1.缩位运算符号功

6、能&缩位与&缩位与非|缩位或|缩位或非缩位异或、缩位同或n移位运算符n左移 A A2n如：A=4b1101, A2 A=4b0011n位拼接运算符位拼接运算符“，将两个或多个信号的某些位，将两个或多个信号的某些位拼接起来。拼接起来。n信号信号1的某几位，信号的某几位，信号2的某几位，的某几位，1、新建工程FileNew Project mux2_1_ex12、设计输入a、File New Design Files Verilog HDL File OKb、输入程序代码c、 File Save As mux2_1_ex1.vn/*2选1数据选择器，方法一：采用构造描画法*/nmo

7、dule mux2_1_ex1(P0,P1,S,F);ninput P0,P1,S;noutput F;nwire not_s,andcntrl1,andcntrl2;nnot U1(not_s,s);nand U2(andcntrl1,P0,not_s),n U3(andcntrl2,P1,s);nor U4(F,andcntrl1,andcntrl2);nendmodulen/*2选1数据选择器，方法三：采用行为描画方式*/nmodule mux2_1_ex1(P0,P1,S,F);ninput P0,P1,S;noutput F;nreg F;nalways(P0 or P1 or S)nBeginn if(S=1b0) F=P0;n else F=P