PCB电源供电系统的分析与设计

1、当今，在没有透彻掌握芯片、封装结构及PCB的电源供电系统特性时，高速电子系统的设计是很难成功的。事实上，为了满足更低的供电电压、更快的信号翻转速度、更高的集成度和许多越来越具有挑战性的要求，很多走在电子设计前沿的公司在产品设计过程中为了确保电源和信号的完整性，对电源供电系统的分析投入了大量的资金，人力和物力。电源供电系统（空 的分析与设计在高速电路设计领域，特别是在计算机、半导体、通信、网络和消费电子产业中正变得越来越重要。随着超大规模集成电路技术不可避免的进一步等比缩小，集成电路的供电电压将会持续降低。随着越来越多的生产厂家从130nm技术转向90nm技术，可以预见供电电压会降到，甚至更低，

2、而同时电流也会显着地增加。从直流 l_R些降到交流动态电压波动控制来看，由于允许的噪声范围越来越小，这种发展趋势给电源供电系统的设计 带来了巨大的挑战。PCB电源供电系统设计概览 通常在交流分析中，电源地之间的输入阻抗是用来衡量电源供电系统特性的一个重要的观测量。对这个观测 量的确定在直流分析中则演变成为IR压降的计算。无论在直流或交流的分析中，影响电源供电系统特性的因素有：PCB的分层、电源板层平面的形状、元器件的布局、过孔和管脚的分布等等。图1: PCBk一些常见的会增加电流路径阻性的物理结构设计。电源地之间的输入阻抗概念就可以应用在对上述因素的仿真和分析中。比如，电源地输入阻抗的一个非常

3、广泛的应用是用来评估板上去耦 电容的放置问题。随着一定数量的去耦电容被放置在板上，电路板本身特有的谐振可以被抑制掉，从而减少噪声的产生，还可以降低电路 板边缘辐射以缓解电磁兼容问题。为了提高电源供电系统的可靠性和降级系统的制造成本，系统设计工程师必须经常考虑如何经济有效地 选择去耦电容的系统布局。高速电路系统中的电源供电系统通常可以分成芯片、集成电路封装结构和PCB三个物理子系统。芯片上的电源栅格由交替放置的几层金属层构成，每层金属由 X或Y方向的金属细条构成电源或地栅格，过孔则将不同层的金属细条连接起来。对于一些高性能的芯片，无论内核或是 10的电源供电都集成了很多去耦单元。集成电路封装结构

4、，如同一个缩小了的PCB有几层形状复杂的电源或地平板。在封装结构的上表面，通常留有去耦电容的安装位置。PCB则通常含有连续的面积较大的电源和地平板，以及一些大大小小的分立去耦电容元件，及电源整流模块（VRM）。邦定线、C4凸点、焊球则把芯片、封装和 PCB连接在了一起。整个电源供电系统要保证给各个集成电路器件提供在正常范围内稳定的电压。然而，开关电流和那些电源供电系统中寄生的高频效应总是 会引入电压噪声。其电压变化可以由下式计算得到：这里V是在器件处观测到的电压波动， I是开关电流。Z是在器件处观测到的整个电源供电系统电源与地之间的输入阻抗。为了减小 电压波动，电源与地之间要保持低阻。在直流情

5、况下，由于Z变成了纯电阻，低阻就对应了低的电源供电IR压降。在交流情况下，低阻能使开关电流产生的瞬态噪声也变小。当然，这就需要Z在很宽的频带上都要保持很小。图 2： Sigrity PowerDC 计算得到电源板层上的电流分布。注意到电源和地通常用来作为信号回路和参考平面，因此电源供电系统与信号分布系统之间有着很紧密的关系。然而，由于篇幅的限制， 同步开关噪声（IO SSO引入的电源供电系统的噪声现象和电流回路控制问题将不在这里讨论。以下几节将忽略信号系统，而单纯注重电源 供电系统的分析。直流IR压降 由于芯片的电源栅格 （Power Grid） 的特征尺寸很小 （ 几微米甚至更小 ） ，芯片

6、内的电阻损耗严重，因此芯片内的 IR 压降已经被广泛地研究 而在下面几种情况下，PCB上的IR压降（在几十到几百毫伏的范围内）对高速系统设计同样会有较大的影响。电源板层上有Swiss-Chess结构、Neck-Down结构和动态布线造成的板平面被分割等情况（图1）;电源板层上电流通过的器件管脚、过孔、焊球、C4凸点的数量不够，电源平板厚度不足，电流通路不均衡等；系统设计需要低电压、大电流，又有较紧的电压浮动的范围。图 3 ：包括和不包括电源整流模块 的平板对输入阻抗。例如，一个高密度和高管脚数的器件由于有大量的过孔和反焊盘，在芯片封装结构及PCB的电源分配层上往往会形成所谓的Swiss-Che

7、ss结构效应。Swiss-Chess结构会产生很多高阻性的微小金属区域。根据，由于电源供电系统中有这样的高阻电流通路，送到PCB上元器件的电压或电流有可能会低于设计要求。因此一个好的直流 IR 压降仿真模拟是估计电源供电系统允许压降范围的关键。通过各种各样可能 性的分析为布局布线前后提供设计方案或规则。布线工程师、系统工程师、信号完整性工程师和电源设计工程师还可以将IR 压降分析结合在约束管理器 （constraint manager）中，作为对PCE上每一个电源和地网表进行设计规则核查的最终检验工具（DRC）。这种通过自动化软件分析的设计流程可以避免靠目测，甚至经验所不能发现的复杂电源供电系

8、统结构上的布局布线问题。图2展示了 IR压降分析可以准确地指出一高性能 PCB上电源供电系统中关键电压电流的分布。交流电源地阻抗分析 很多人知道一对金属板构成一个平板电容器，于是认为电源板层的特性就是提供平板电容以确保供电电压的稳定。在频率较低，信号波长 远远大于平板尺寸时，电源板层与地板的确构成了一个电容。然而，当频率升高时，电源板层的特性开始变得复杂了。更确切地说，一对平板构成了一个平板传输线系统。电源与地之间的噪声，或与 之对应的电磁场遵循传输线原理在板之间传播。当噪声信号传播到平板的边缘时，一部分高频能量会辐射出去，但更大一部分能量会反射 回去。来自平板不同边界的多重反射构成了 PCE

9、中的谐振现象。图 4 ：三种设置情况下 PowerSI计算得到的PCE输入阻抗曲线。（a）不包含电源整流模块；（b）包含 电源整流模块； （c） 包含电源整流 模块和一些去耦电容。在交流分析中，PCB的电源地阻抗谐振是个特有的现象。图3展示了一对电源板层的输入阻抗。为了比较，图中还画了一个纯电容和一个纯电感的阻抗特性。板的尺寸是 30cmx20cm板间间距是 100um填充介质是FR4材料。板上的电源整流模块用一个3nH的电感来代替。显示纯电容阻抗特性的是一个 20nF的电容。从图上可以看出，在板上没有电源整流模块时，在几十兆的频率范围内，平板的阻抗特性（红线）和电容（蓝线）一样。在100MH

10、z以上，平板的阻抗特性呈感性 （沿着绿线）。至打几百兆的频率范围后，几个谐振峰的出现显示了平板的 谐振特性，这时平板就不再是纯感性的了。至此，很明显，一个低阻的电源供电系统 （从直流到交流 ）是获得低电压波动的关键：减少电感作用，增加电容作用，消除或降低那些谐振 峰是设计目标。为了降低电源供电系统的阻抗，应遵循以下一些设计准则：1. 降低电源和地板层之间的间距；2. 增大平板的尺寸；3. 提高填充介质的介电常数；4. 采用多对电源和地板层。然而，由于制造或一些其他的设计考虑，设计工程师还需要用一些较为灵活的有效的方法来改变电源供电系统的阻抗。为了减小阻抗并且 消除那些谐振峰，在 PCB上放置分

11、立的去耦电容便成为常用的方法。图 4 显示了在三种不同设置下，用 Sigrity PowerSI 计算得到的电源供电系统的输入阻抗：a. 没有电源整流模块，没有去耦电容放置在板上。b. 电源整流模块用短路来模拟，没有去耦电容放置在板上。c. 电源整流模块用短路来模拟，去耦电容放置在板上。从图中可见，例子 a 蓝线，在集成电路芯片的位置处观测到的电源供电系统的输入阻抗在低频时呈现出容性。随着频率的增加，第一个自 然谐振峰出现在800MHz的频率处。此频率的波长正对应了电源地平板的尺寸。例子b的绿线，输入阻抗在低频时呈现出感性。这正好对应了从集成电路芯片的位置到电源整流模块处的环路电感。这个环路电

12、感和平板 电容一起引入了在200MHz的谐振峰。例子c的红线，在板上放置了一些去耦电容后，那个200MHZ的谐振峰被移到了很低的频率处 （20MHz），并且谐振峰的峰值也降低了很多第一个较强的谐振峰则出现在大约 1GHz处。由此可见，通过在 PCB上放置分立的去耦电容，电源供电系统在主要的工作频率范围内可以 实现较低的并且是平滑的交流阻抗响应。因此，电源供电系统的噪声也会很低。图 5 ：针对不同结构仿真计算得到 的输入阻抗。不考虑芯片和封装结 构（红线） ；考虑封装结构 （蓝线）； 考虑芯片、封装和电路板 （ 绿线） 。在板上放置分立的去耦电容使得设计师可以灵活地调整电源供电系统的阻抗，实现较

13、低的电源地噪声。然而，如何选择放置位置、选用多 少以及选用什么样的去耦电容仍旧是一系列的设计问题。因此，对一个特定的设计寻求最佳的去耦解决方案，并使用合适的设计软件以及 进行大量的电源供电系统的仿真模拟往往是必须的。协同设计概念图4实际上还揭示了另一个非常重要的事实，即 PCB上放置分立的去耦电容的作用频率范围仅仅能达到几百兆赫兹。频率再高，每个分立去耦电容的寄生电感以及板层和过孔的环路电感（电容至芯片）将会极大地降低去耦效果，仅仅通过 PCB上放置分立的去耦电容是无法进一步降低电源供电系统的输入阻抗的。从几百兆赫兹到更高的频率范围，封装结构的电源供电系统的板间电容，以及封装结 构上放置的分立

14、去耦电容将会开始起作用。 到了 GHz频率范围，芯片内电源栅格之间的电容以及芯片内的去耦电容是唯一的去耦解决方案。图5显示了一个例子，红线是一个 PCB上放置一些分立的去耦电容后得到的输入阻抗。第一个谐振峰出现在600MHz到700MHz在考虑了封装结构后，附加的封装结构的电感将谐振峰移到了大约450MHz处，见蓝线。在包括了芯片电源供电系统后，芯片内的去耦电容将那些高频的谐振峰都去掉了，但同时却引入了一个很弱的30MHZ皆振峰，见绿线。这个 30M HZ勺谐振在时域中会体现为高频翻转信号的中频包络上的一个电压波谷。芯片内的去耦是很有效的，但代价却是要用去芯片内宝贵的空间和消耗更多的漏电流。将

15、芯片内的去耦电容挪到封装结构上也许是一个很好的折衷方案，但要求设计师拥有从芯片、封装结构到PCB的整个系统的知识。但通常，PCB的设计师无法获得芯片和封装结构的设计数据以及相应的仿真软件包。对于集成电路设计师，他们通常不关心下端的封装和电路板的设计。但显然采用协同设计概念对整个系统、芯 片-封装-电路板的电源供电系统进行优化分析设计是将来发展的趋势。一些走在电子设计前沿的公司事实上已经这样做了。参考文献International Technology Roadmap for Semiconductors, 2005 Edition。Raymond , IBIS Asia Summit, 200

16、53 JiayuanFang, Jin Zhao, The Power of Planes - Low Impedance Power Delivery over Broad Frequencies, Printed Circuit Design& Manufacturing Magazine,.4 Om, , Jin Zhao, "Comparative Study on Effectiveness of On-Chip, On-Package and PCB Decoupling for Core Noise Reductionby Using Broadband Pow

17、er Delivery Network Models, " 55th Electronic Components & Technology Conference, May 31-June 3, 2005，5 Jin Zhao, Michael Leins, "Evaluation and Elimination of PCB Edge Radiation Introduced by Core Switching Noise and I/OSimultaneous Switching Noise, " Technical Presentation at 20

18、05 IEEE International Symposium on Electromagnetic Compatibility,8-12 Aug, 2005, Chicago, Illinois6 Please find related information at7 John Kane, "On-Chip Power Integrity, Including Package Effects， " SOC Central online articles, March 14, 2005.作者：赵进高级工程师陈宇哲副总裁Sigrity 公司PCB电源去耦设计指南工程师们在设计

19、PCB电源分配系统的时候，首先把整个设计分成四个部分：电源 （电池、转换器或者整流器）、PCB电路板去耦电容和芯片去耦电容。本文将主要关注PCB和芯片去耦电容。电路板去耦电容通常很大，大约是10mF或者更大，而且主要用于特定场合中。设计一个去耦电容包括两步。首先，根据电气计算电容值，然后将电容放置在PCB上。确切地讲，电容放在离 数字芯片多远的地方合适?但人们常常忽略了 PCB本身就是去耦设计的一部分。本文将讨论在哪里电路板适合去耦设计。去耦需求 基本上，电源通过一根导线向数字芯片提供能量。这个电源有可能离芯片比较“远”。电源线为5英寸长的16 AWG勺电线和4英寸长的20mil的走线并不少见

20、。这些导线具有电阻、电容和感应，这些都影响能量的传送。电感和导线的长度成正比，是产生大多数质量问题的原因。走线需要着重考虑，因为它决定了总的电感和电流流动的环路环路。这个环路环路能够而且很可能会辐射电磁干扰（EMI）。在芯片的旁边放置一个小电源（比如电容），能让电容到芯片 Vcc管脚之间的走线长度最小，从而减少环路面积。这能尽量减少由导线电感 引起的电压降问题。由于回路环路减小了，所以EMI也减小了。直接把数字芯片U1连接到电源上意味着可能需要几英寸的走线。可以将具有寄生电感 L2和R2的电容C1插入到电路中离芯片比较近的地方，距离小于1英寸(图1)。L3是C1和U1之间的导线电感。L1和R1

21、是从电源到电容之间导线的寄生参数。这样，可将走线长度减小到mil量级，将导线阻抗减小到可以应用的程度。C2在这里非常重要，它决定电源必须供给多少电流。 C2代表了 U1的内部负载和U1必须驱动的外部负载。当 S1关闭时，这些负 载连接到电源，并马上需要电流。电感是电源和开关之间阻抗的主要来源。例如，对于|l0mil宽度的走线，电阻、电容和电感分别大约是Q/in，2 pF/in和20nH/in。这些是用于PCB板的走线(微带线和带状线)和导线的典型数据。当频率大约高于100 kHz时，感抗j Q l是主要阻抗。因此，增加C1具有两个作用。一是它将减少开关期间，电源和芯片之间的导向电感。这将保护V

22、1(也就是到U1上的Vcc)不会减小到低于进行正确电路操作的所需电压值。另外，它可减小高频电流流动的环路面积以及相应的EMI。因此，电容将V1保持住，但需要将 V1保持多高呢？这个问题主要集中在器件的噪声裕量，例如最小的电压噪声裕量VNmmin这个噪声裕量可以存在，并仍允许正确的电路运行。 (这有点难以计算，因为实际值依赖于半导体的噪声裕量，近似和电源电压成正比。)根据图1,正确的工作运行意味需要满足下面条件：VNmminVPS VZmax (1)在该图中，VZmax完全落在L3上。电流I也需要考虑。简单讲，这是数字输入所需要的电流，设计工程师必须确保它的供应。因为它是所需的最大电流，Imax

23、，因此电源和开关之间的最大阻抗Zmax不会大于：|Zmax| >(VZmax/Imax) (2)从电源到芯片的线路是 5英寸长的16-AWG导线和4英寸长、20mil宽的走线，它将提供 100nH的电感。在某些频率f上，感抗将大于所 能容忍的Zmax这个频率将通过变换电感的阻抗方程得到：fmax = |Zmax|/2 n L (3)在这个频率之上，C1不能提供足够的电压来满足器件所需的噪声裕量，信息也无法成功地传输。去耦电容为PCB上的芯片提供“高频”电流，而电源提供“低频”电流。为确定电容的尺寸，先收集计算fmax所需的信息，在fmax频率上电源供给的“低频”电流开始下降。同时也需要U

24、1负载所需的电流、能成功操作这些器件电压以及转换时间。为获得这些数值，需要考虑电容器的寄生成分。在转换发生后的很短时间内，U1的主要电源是去耦电容和它的寄生成分一一等效串联电阻 (ESR)和等效串联电感(ESL)。ESL包括导线电感和电容的电感两个部分，前者是设计工程师试图尽量减少的，后者则是必须容忍的。为确定去耦电容的尺寸，首先确定数字N和U1必须驱动的容性负载。这个数字和下一个芯片的容性输入以及电压随时间的变化决定了所需的最大电流。可用熟悉的公式l=CX(dV/dt)确定电流，这里为：是在0V到VPS转换期间电压的最坏改变。注意在设计混合电压部分的时候，要使用正确的电压，比如5Vo是逻辑器

25、件U1脉冲转换的上升时间。计算上升时间的方法有多种，因此使用最坏情况下的上升时间，或者是最快的上升时间。现在负载 下拉的电流必须来自去耦电容，所以用下式计算电容值：C=I/(dV/dt) (5)尽管我们现在已确定了去耦电容的值，但是还没有完成设计。电容布局 接下来，设计工程师必须确定把电容放在PCB十么位置。它需要放置在能够最小化电容和芯片间走线电感的地方。电感同样需要最小化，而不走线长度。当把电容放到PCB上的时候，使电感而不是使走线长度长度最小化将允许更多的设计自由度。首先，设计工程师需要确定最大可用的走线长度来保持最大的设计自由度。过程如下：设计工程师需要一个工作在 fmax( 式 3)

26、到某个最高频率的电容。确定这个上界频率需要理解理想的数字波形输出和保持这个形 状到某种程度的必要性。这是信号完整性设计的一个小部分。理想的数字电路传输一个矩形脉冲到下一个电路。实际上是无法实现矩形脉冲的，但是能实现梯形脉冲。检查梯形脉冲的傅利叶序列，发 现梯形脉冲由基频和所有谐波组成。当然，把所有的都加在一起，就可以实现原始的梯形脉冲。但如果没有把所有的谐波加在一起会怎么样呢？如果只有最初的 5个或者 10 个谐波相加会怎么样呢？是否有足够的谐波建立梯形脉冲而 使输入电路不容易察觉变化呢？事实证明，在大多数情况下，只把前面10 个谐波相加就可以让恢复出来的波形骗过大多数的电路，也就是说大多数的

27、电路不会察觉变化。这就决定了设计去耦电容的时候需要处理的最高频率。另一个建议的方法，是利用f=1/tr 确定最高频率，其中 tr 是脉冲上升时间。在这个频率，谐波能量很小，并以 40dB/decade 的速度滚降。现在可以确定最坏情况下电源电压可容忍的变化，从而开始设计。对CMO来说，这个数字就是噪声预量VOH-VIH(从数据表上查这些值)最坏情况下的变化为：V = VCC(nominal)- (VOH+10% VCC) (6)10%即为电源的下降因子。利用式 6 与电感的电流和电压，确定最大可允许的电感 L:L=V/(dI/dt) (7)其中，L是电容、走线、芯片的连接线和引线等所引入总的串

28、联电感，dl是最大电流变化，dt是电流的上升时间。走线长度对于两个或更多个电容来说，它们平行连接到芯片电源输入管脚上的走线长度是不同的，有效地走线长度决定了电容可以放到离芯片多远 的地方。走线长度直接和走线的电感相关。因此，通过平行电感的公式可得到有效的走线长度，有效走线长度IE 为：IE =(I1 X 12)/(11+12) (8)其中 I1 和 I2 是平行电容的走线长度。每个平行电容离开 VCC 管脚的最大距离是 IE。一旦电容选定并放在 PCB上，就要检查什么地方会出现电容和寄生电感的。共振频率可以通过下式得到：f=1/2 n=nV -LC (9)其中 L=IE SL + LTRACE

29、超过这个频率，电容迅速变为一个电感。如果共振频率发生在远低于10 * fpulse 的频率上，则要检查设计，以采取折衷措施。使用多个去耦电容如果使用N个同等电容值的电容，总的ESL和ESR将减少到1/N(图2)。当连接电源和地之间电容的走线相等时，这是一个特殊的情况。同样也假定电感之间的互耦合很小。N个具有同样电容值的电容的阻抗曲线接近单个电容的曲线。如果采用N个不同电容值的电容，ESR和 ESL会降低，但将在阻抗曲线引入一个共振峰值，并带来严重的设计后果(图3)。这里也再次假定走线长度相同。使用 PCB不要忘记PCB忽视它几乎免费提供的诸多好处，将提高设计成本，增加额外的元件。这些额外的元件

30、将占用额外的空间，降低总的可靠 性并可能增加 EMI。式10给出了一组平行的电源层的阻抗公式。这只是串联LRC电路的阻抗公式。只要 PCB没有开始像传输线一样工作，这个公式就是有用的。换句话说，如果1入/20，那么它是有用的。其中I是PCB的最大尺寸(对角线)，入是和最高频率有关的波长。直到这一点，PCB阻抗几乎是容性，并且能提供耦合电容截止频率之上的所有需要的电流。因为ESR非常小，寄生电感也非常小，因此PCB会在一个比较宽的频率范围呈现出很低的阻抗。如果PCB具有两个相邻的电源和地层，那么它在设计中具有很好的内部电容。用于并联平面电容的计算公式可被用来确定PCB的电容：C(pF)= £ (A/d)=( £ r /d)A (11)上式的最后一部分在以英寸为单位的时候有效。其中，£= £0X£ r，£ 0是空气的介电常数，为 pF/m，er是电容板之间介质的相对介电常数。对于FR4材料