数字逻辑实验指导书

1、数字逻辑实验指导书 计算机学院 2014年10月目录实验一组合电路实验3一、实验目的3二、实验仪器及材料3三、预习要求3四、实验内容3实验二 用MSI器件的组合电路实验7一、实验目的7二、实验仪器与器材7三、预习要求：7四、实验内容及步骤7实验三 集成触发器的逻辑功能测试10一、实验目的10二、实验仪器及器件10三、实验基本原理10四、触发器的逻辑功能测试：10 五、触发器的应用：.11实验四 计数、译码、显示综合实验12一、实验目的12二、实验仪器与器材12三、预习要求12四、实验原理12五、实验内容与步骤12实验五 熟悉FPGA实验平台14一、实验目的14二、实验设备14三、实验内容14四

2、、实验步骤14实验六 基于Verilog语言的数字电路的设计21一、实验目的21二、实验设备21三、实验内容21实验一 组合电路实验一、 实验目的掌握用门电路组成组合电路。二、实验仪器与器材仪器：逻辑箱。器材：74LS00、74LS08、74LS04、74LS32、74LS86、74LS21。三、预习要求：熟悉本次实验所用集成块的管脚图和真值表。四、实验内容1、门电路逻辑功能测试：实验前，先检查逻辑箱电源是否正常，然后选择实验用的集成块，按接线图接好连线。特别注意：VCC与地线不能接错。线接好后经实验指导老师检查无误，方可通电实验。实验中改动接线应先断开电源，接好线后再通电实验。 （1） 与非

3、门（74LS00）： 将74LS00中的一个与非门的输入端A、B分别接逻辑开关Ki+1、Ki，输出端Y接发光二极管，电路如图1-1，检查线路正常之后，接通电源，拨动开关，使输入处于如表所示的各种状态，并记录对应的输出状态，并同时用数字万用表测其具体的电压值。填入表1-1。1表1-1输入输出A BY电压（V）0 00 11 01 1&ABY+5V 图11 （2）与门（74LS08）：步骤同上，结果填入表1-2。输入输出A B Y0 0 0 11 01 1表12ABY+5V图12 1ABY+5V（3） 或门（74LS32）：步骤同上，结果填入表1-3。输入输出A B Y0 0 0 11 0

4、1 1表13 图13 （4） 非门（74LS04）：步骤同上，结果填入表1-4。输入输出AY01表14Y 1 A+5V图14 5) 异或门（74LS86）：步骤同上，结果填入表1-5。输入输出A B Y0 0 0 11 01 1=1ABY+5V表1-5图15 输入 输出A BS C0 00 11 01 12、用门电路组成半加器电路 逻辑式：S=AB C=A·B用门电路747LS86、74LS08在逻辑箱上实现半加器的功能，并将实验结果记录于右表中，说明半加器的逻辑功能。3、用“与非”门构成一位二进制数半加器本位和电路。(1)逻辑表达式: （3）在逻辑箱上用74LS00组成电路并记录实

5、验结果： 输 入输 出 A B F 0 0 0 1 1 0 1 1 4、 用电路构成BCD码偶校验生成器： （1）电路图： （2）在逻辑箱上用74LS86组成电路，并记录实验结果 输 入输 出ABCDP0000000100100011010001010110011110001001 （3）分析结果，并思考BCD奇校验生成器电路，与用BCD奇（偶）校验器校验和电路*5、用门电路组成全加器电路 逻辑式：S=ABCi-1 Ci=AB+ACi-1+BCi-1用门电路74LS86、74LS08、74LS32在逻辑箱上实现全加器的功能，并将实验结果记录于下表中，说明全加器的逻辑功能。 输 入输 出 A B

6、 C S C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1*6（选做）、用门电路实现四路分配器： （3）根据上图用74LS04、74LS21在逻辑箱上实现其功能并作记录 表46控制输入数据输入输 出X1 X0AF0 F1 F2 F30 000 010 100 111 001 011 101 11实验二 用MSI器件的组合电路实验一、 实验目的 1 熟悉常用的MSI器件。2 掌握用MSI芯片的组合电路设计。二、 仪器及器材仪器：逻辑箱器材：74LS04、74LS20 、74LS138 、74LS153 、74LS83 三、 预习要求：参阅附录熟悉本次实验所用集成

7、块的管脚和真值表。四、实验内容1 验证38译码器的逻辑功能，注意74LS138为低电位译中的译码器。 接好电路并让使能端G1=1；G2A=0；G2B=0表6-1 2 用38译码器74LS138构成一位全加器：（1） 逻辑表达式：S（A，B，Ci-1）=（1，2，4，7） Ci（A，B，Ci-1）=（3，5，6，7）（2） 逻辑电路图：（3） 在实验箱上用74LS138及74LS20构成全加器，并根据实验结果填写真值表。 A B C i-1 S Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 13 验证4路选择器74LS153的逻辑功能，接好电路

8、并让使能端G=0表6-3 G=0： 4 用4路选择器74LS153构成一位全加器：（1） 逻辑电路图： S Ci 74LS15374LS153ABAB Ci-1 Ci-1 1 Ci-1 Ci-1 0（2） 在逻辑箱上用74LS153组成全加器，并根据实验结果填写以下真值表： A B C i-1 S Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 5*（选做）代码转换：利用4位全加器进行代码转换，转换过程如下：输入8421码ABCD 加0011 加1101 并接入X数码管显示>余3码>8421码 （接L4L1发光管） （接Y数码管

9、显示） 实验三 集成触发器的逻辑功能测试一实验目的 1熟悉JK触发器的基本原理及逻辑功能。 2熟悉D触发器的基本原理及逻辑功能，并掌握其寄存器移位功能。 3触发器应用。二、实验仪器及器件 仪器：逻辑箱，数字万用表器材： 74LS74、74LS76三、实验基本原理JK触发器有J输入端和K输入端，而其RD端和SD端则具有置“0”置“1”功能，逻辑功能如下：当J=K=1时，CP脉冲作用下，触发器状态翻转，写成n+1=当J=K=0时，CP脉冲作用下，触发器保持原状态，写成On+1=n。当J=1，K=0时，在CP脉冲作用下，触发器置“1”，写成n+1=1。当J=0，K=1时，在CP脉冲作用下，触发器置“

10、0”，写成n+1=0。四、触发器的逻辑功能测试：1JK触发器（选择74LS76） （1）触发器置“0”“1”的功能测试： 将SD、RD分别接开关Ki+1、Ki，、 分别接发光二极管Li+1，Li，按表51要求改变SD，RD（J，K，CP处于任意状态），并在SDRD作用期间，任意改变J、K、CP的状态，观察和的状态，将结果记录于 表51。 表51 JK触发器功能表SDRD有CP 无CP 100100（2）J、K触发器逻辑功能的测试： 将J、K分别接开关，而上述实验中的SD、RD所接开关保持，并置于SD=1，RD=1的状态，时钟CP接单脉冲信号源的输出P+，按表52要求，将结果记录于表52。表52

11、 JK触发器逻辑功能 CP J K n n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 12D触发器：（选择74LS74）（1） 触发器置“0”置“1”功能的测试：将SD、RD分别接开关，、分别接发光二极管，按表53要求改变SD、RD（D及CP处于任意状态）并在SD、RD作用期间，任意改变D与CP的状态，测试SD、RD的功能，并将测试结果记录于表53。表53 D触发器SD、RD功能表 SD RD 100100（2） 对D触发器逻辑功能的测试，结果记录于表54。 表54 D触发器逻辑功能表 CP D n n+1 0 0 0 1 1 0 1 15

12、、 触发器应用：1 用JK触发器（74LS76）组成三位串行累加计数器如下图。 2用D触发器组成四位移位寄存器如下图。 实验四 计数、译码、显示综合实验一、实验目的1熟悉常用计数器芯片。2掌握计数、译码、显示器件的逻辑功能。3掌握中规模集成计数器的使用方法。二、实验仪器与器材仪器：逻辑实验箱。器材：74LS390、74LS00、74LS48。三、预习要求1查阅附录六中本次实验所使用的集成块的管脚图与真值表。2复习210进制译码器和显示电路同计数器配套使用的方法。3复习任意进制计数器的设计方法及应用。四、实验原理 本次实验采用双十进制计数器74LS390，译码器74LS48等器件。 中规模集成计

13、数器的使用方法：中规模集成计数器中，二进制或十进制（8421码）加法计数器较为常用，如74LS390是比较典型的中规模异步计数器，逻辑图和管脚图见附录。由CPA输入信号，由QA可产生2分频信号：CPB输入信号，由QD输出可产生5分频信号；若在器件外部将QA的CPB连接，可进行8421码十进制计数，若将QD与CPA连接，即可输出5421码十进制数（对应8421码的输出顺序QD、QC、QB、QA、应改为QA、QD、QC、QB）。 利用反馈归零法，可得到N进制计数。两块电路连接，可得到N<100的任意进制计数。注意：若使用上升沿触发的中规模计数器，五、实验内容与步骤1计数、译码、显示：1）将7

14、4LS390中的一个计数器接成8421码，QDQA输出接发光二极管，可按图6.1接线2）连续按动单次脉冲P1的按纽。观察L1、L2、L3、L4灯的亮暗是否符合8421码。3）测试数码显示器，判断其是共阴还是共阳，并确定出af七段所对应的管脚，然后将译码器74LS48和数码显示器连接。4）将计数、译码、显示电路进行总连接。5）使计数器置零（Rd=1），然后再恢复到计数状态（Rd=0）在CP端加入单脉冲，观察并记录每按一次单脉冲，QAQD端的状态及数码显示的数字，将结果列表记录。6）在CP端连续脉冲（12HZ），观察数码管自动计数。 图6.1 2由中规模计数器组成六十进制计数器的逻辑功能。1）选用

15、双十进制计数器74LS390、74LS00等器件连成六十进制计数器，参考电路如图6.2，可以选用发光二极管显示输出状态，或者74LS48、数码显示十进制状态。2）由实验箱上1HZ脉冲信号作CP脉冲，测试逻辑功能。Rd图6.2 六十进制计数器RdQA QB QC QD C1/2 74LS390CPQA QB QC QD1/2 74LS390&&3）改变计数器的进制，重复测试。六、预习问题1）60进制计数器的个位向十位进位，进位信号如何连接？2）60进制计数器的工作原理？七、实验报告 1画出实验电路图，整理实验数据。2译码器的作用是什么？3设计一个59进制计数器，画出电路图，并标上

16、所用器件。实验五 熟悉FPGA实验平台实验目的1. 练习使用Verilog硬件描述语言2. 熟悉ISE开发环境3. 掌握实验箱组成实验设备1. 装有ISE10.1的PC机一台2. EDK-3SAISE实验箱一台实验内容1. 用Verilog编写一个二路选择器模块，加载到实验箱中测试。2. 用Verilog编写一个1位全家器模块，加载到实验箱中测试。实验步骤1开启Xilinx ISE 10.1软件: 程序 àXilinx ISE Design Suite 10.1 àProject Navigator . 会出现Xilinx ISE 10.1 的画面,画面开启之初, 会出现T

17、ip of the Day, 可以将之关掉后,出现以下的画面.2 .在 Xilinx ISE 10.1软件环境下,开启一个新的工程: Fileà New ProjectProject Name : sel_xProject Location: c: sel_x (依使用者设定的目录).Top-Level Module Type : HDL( 代表最上层的设计模块是以HDL 输出方式的模组.3 .下一个画面就是设定硬件组件的参数。FPGA系(Device Family):Spartan3A and Spartan3AN ( 请看板子的FPGA组件的编号)FPGA名称(Device) :

18、 XC3S200AN(请参考开发板的FPGA组件的编号)FPGA包装(Package):FTG256(请参考开发板的FPGA组件的编号) FPGA速等级(Speed): -4 ( FPGA 速等级)综合工具(Synthesis Tool):XST VHDL(VHDL 综合的种类)仿真器(Simulator) : ISE Simulator(ISE9.1 内建的仿真器)产生仿真器的语言(Generated Simulation Language) : VHDL4 .下一个画面Create a New Source 先跳过,按下一步. 下一个画面Add a Existing Source 亦跳过,

19、按下一步. 此时出现此项目所有设定的信息,需重新设定,则可上一步. 无误,则按完成;5 . 此时出现一个项目的架构,可以允许使用者开始进项目的设计.6 . 加入新的设计档案: Project àNew Source;选择Verilog Module,并设定文件名称为 sel_x 7.用Wizard( 向导),设定此设计的输出输入信号.a (输入信号a)b (输入信号b)sel (选择控制端)f (输出信号f)8.按下一步,再按完成;此时项目加入此模块之后,在Source In Project 的窗口中会出现sel_x.v 在工程中.9. 以鼠标双击sel_x 之后,在右边的工作区可以

20、看到sel_x的档案内容,此时可以修改或改变设计内容,在修改完成之后,用File _ Save来储存文件。二路选择器的Verilog语言代码：module sel_x( input a, input b, input sel, output f );assign f = sel ? a:b;endmodule10. 第一次进编译的工作,以确认设计的正确性与否?在Project 的窗口中,直接以鼠标双击Generate Programming File 的选项.此时Xilinx ISE 10.1会自动执并产生可以Download 的.bit 档案,此步骤是最直接验证设计工作的正确性与否?在每一个

21、程序都出现打勾,代表O.K.有一个程序都出现打叉X的符号,代表有错误,可以依显示结果来侦错.11. 在实际烧录FGPA之前位了要验证设计的正确性,可以先用测试模板(Testbench)来验证设计的正确性.Project àNew Source àTestbench Waveform àFilename=testSelect Source àsel_x 后出现如下画面，进行参数设置后按“Finish” 12. 依使用者需求更改输入端数据,已达到验证效果,设定完后存档进行模拟,如下图所示:13. 在Sources选取Behavioral Simulation

22、àProcesses àISE Simulatorà双击Simulate Behavioral Model,执之候,出现模拟的结果.14. 同样地,选择Simulate Post Place & Route HDL Model 来查看经过Place andRoute 之后,含有时间延迟的输出波形, 并且用 Measure Meter 来测其延迟的时间15. 再来需设定I/O 脚的位置,在Processesà打开 User Constraintsà双击Floorplan IO Pre-Synthesis 出现如下画面根据EDK-3SAIS

23、E实验箱使用手册，把定义的输入、输出口映射到相应的管脚。17. 重新执行Generate Programming File, 确认设计无误18想要知道FPGA 最后实现在芯片内的情况,则可以Project View 窗口内的Implement Design _ Place and Route _ View/Edit Routed Design(FPGAEditor) 来查看其最后实现在FPGA 内部的情况.19在Process for Source窗口中,点选View Design Summary, 可以浏览项目设计的报告, 包含FPGA 使用,Report .20. 在完成设计验证之后,就可

24、以将sel_x.bit 写入到FPGA 内部,此时点选Project View 窗口内的Generate Programming File _ Configure Device(iMPACT) , 出现Impact 的窗口.21. 选取Finish,进入自动联机,请事先连接JTAG 接口与供应板子电压. 22. 此时JTAG Cable 会扫描JTAG Chain 的径中的FPGA组件,扫描成功则出现所扫描的组件,并跳出选择档案的窗口.选择档案之后,出现警告的窗口,按确定,进入下一步.23. 此时出现的窗口,则表示出XC3S200AN 的待烧录档案为sel_x.bit.以鼠标点选FPGA 组件,FPGA 会变为绿色,同时出现Program Options 窗口,按OK 开始烧录.