EDA及dsp考点总结

1、学习好资料欢迎下载红色是考的（大题）考的课后作业4-3 和4-5书上 8-1 序列检测一. 选择填空 (每题 4 分，共 40 分)1.MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、 I/O 控制块 。2EDA 的设计输入主要包括（原理图输入） 、状态图输入、波形图输入和HDL 文本输入。3. 当前最流行的并成为IEEE 标准的硬件描述语言包括具VHDL和Verilog。4. 常用 EDA 工具大致可分为设计输入编辑器、HDL 综合器、 仿真器、 适配器和 下载器 5 个模块。5. CPLD 结构特点为 以乘积项结构方式构成逻辑行为；FP

2、GA 结构特点为以查表法结构方式构成逻辑行为。7. VHDL 中最常用的库是IEEE标准库，最常用的程序包是STD-LOGIC-1164程序包。常用的四种库是IEEE 库、 STD 库、 WORK 库及 VITAL 库。 IEEE 库是 VHDL 设计中最常用的库，它包含有 IEEE 标准的程序包和其他一些支持工业标准的程序包。8. VHDL 程序的基本结构由、和组成。9. 基于 EDA软件的 FPGA / CPLD设计流程为：原理图 /HDL 文本输入功能仿真综合适配时序仿真编程下载硬件测试。10. 源文件保存时，建议文件名尽可能与该程序的实体名保持一致。11. 资源优化可以分为资源共享，

3、逻辑优化、串行化。速度优化分为流水线设计 ,寄存器配平和关键路径法。12. 三类数据对象：变量、常量和信号。13. 在 VHDL 中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组， 则这两个数组的尺寸， 即位宽要相等。 在一个表达式中有两个以上的算符时，需要使用括号将这些运算分组。如果一串运算中的算符相同，且是AND 、OR、XOR 这三个算符中的一种，则不需要使用括号。14. 时序电路产生的条件：利用不完整的条件语句的描述。15. 结构体中的可综合的 并行语句主要有七种： 并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并

4、行过程调用语句。 顺序语句有赋值语句、 流程控制语句、 等待语句、子程序调用语句、返回语句和空操作语句。16. 顺序语句只能出现在进程中，子程序包括函数和过程。并行语句不放在进程中。17. 进程本身是并行语句，但其内部是顺序语句2、本质区别：18. P247 248 自己解决去！19. P248 标志符的命名规则20. 三种主要的状态编码为 ：状态位直接输出型号编码、一位热码编码和顺序编码。特点P21521. 非法状态的产生原因： 1、外界不确定的干扰 2、随机上电的初始启动22. VHDL 要求赋值符“ <=” 两边的信号的数据类型必须一致。学习好资料欢迎下载23. 综合的概念：将用行

5、为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。二、名词解释EDA ：Electronic Design Automation电子设计自动化LPM ： Library of ParameterizedMODULES 可编程模块库JTAG：联合测试行动小组PCB：印刷电路板CPLD：复杂可编程逻辑器件HDL ：硬件描述语言FSM：有限状态机SOPC：单芯片可编程系统LUT ：查找表UART ：串口（通用异步收发器）LGMCPLD：可编程逻辑器件ISP：在系统编程RTL：寄存器传输级IEEE：电子电气工程师协会EAB ：嵌入式阵列块考的： VHDL ：超高速集成电路SOC

6、：单芯片系统硬件描述语言GAL ：通用逻辑阵列器件ASIC ：专用集成电路IP：知识产权核三选择题21.IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP 、固 IP 、硬 IP ；下列所描述的IP 核中，对于硬 IP 的正确描述为 _。a) 提供用 VHDL等硬件描述语言描述的功能块， b) 但不 c) 涉及实现该功能块的具体电路；d) 提供设计的最总产品 - 掩膜；e) 以网表文件的形式提交用户， f)完成了综合的功能块；MAX7000结构中包含五个主要部分， 即逻辑阵列块、 宏单元、扩展乘积项（共享和并联）、可编程连线阵列、 I/O 控制块。电子系统设计优化， 主要考虑提

7、高资源利用率减少功耗 - 即面积优化，以及提高运行速度 - 即速度优化；1、IP 核在 EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为 _。 AA. 软IPB.固 IPC.硬 IPD.都不是、2、下列状态机的状态编码， _方式有“输出速度快、难以有效控制非法状态出现”这个特点。AA状态位直接输出型编码记处B一位热码编码C 顺序编码D格雷编码 2大规模可编程器件主要有 FPGA 、 CPLD 两类，下列对 FPGA 结6下列 EDA 软件中，哪一个不具有逻辑综合功能：_。B构与工作原理的描述中，正确的是 _C_。Max+

8、Plus II B.ModelSimA.FPGA 是基于乘积项结构的可编程逻辑器件；Quartus II D.SynplifyB.FPGA 是全称为复杂可编程逻辑器件；7.IP 核在 EDA技术和开发中具有十分重要的地位，IP分软 IP 、固 IP、C.基于 SRAM的 FPGA器件，在每次上电后必须进行一次配置；硬 IP ；下列所描述的 IP 核中，对于硬 IP 的正确描述为 _。D.在 Altera 公司生产的器件中， MAX7000系列属 FPGA 结构。A.提供用 VHDL等硬件描述语言描述的功能块， B.但不C.进程中的变量赋值语句，其变量更新是_。 A涉及实现该功能块的具体电路；A

9、. 立即完成； B.按顺序完成；D.提供设计的最总产品 - 模型库；C. 在进程的最后完成； D. 都不对。C. 以网表文件的形式提交用户，完成了综合的功能块；VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包D. 都不是。括实体与结构体两部分，结构体描述_。 D8. 下面对利用原理图输入设计方法进行数字电路系统设计，那一种B. 器件外部特性； B.器件的综合约束；说法是不正确的 _C_。C.器件外部特性与内部功能； D. 器件的内部功能。A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系下列标识符中， _是不合法的标识符。 B统设计；A. State0 B. 9moo

10、nC. Not_Ack_0 D. signallB. 原理图输入设计方法一般是一种自底向上的设计方法；关于 VHDL 中的数字，请找出以下数字中最大的一个：_。C. 原理图输入设计方法无法对电路进行功能描述；AD. 原理图输入设计方法也可进行层次化设计。C. 2#1111_1110#B.8#276#9. 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种C.10#170#D.16#E#E1说法是正确的： _B学习好资料欢迎下载A原理图输入设计方法直观便捷，很适合完成较大规模的电工作库： _D路系统设计AIEEE库 BVITAL库C STD库 D WORK工作库B原理图输入设计方法一般是一

11、种自底向上的设计方法18.下列 4个 VHDL标识符中正确的是： _ BC原理图输入设计方法无法对电路进行功能描述A 10#128# B 16#E#E1D原理图输入设计方法不适合进行层次化设计C 74HC124D X_1610. 在一个 VHDL设计中 idata 是一个信号， 数据类型为 integer，数据19.下列语句中，不属于并行语句的是： _ B范围 0 to 127 ，下面哪个赋值语句是正确的 _。A进程语句BCASE语句E. idata := 32; B.idata <= 16#A0#;C元件例化语句D WHEN ELSE 语句C.idata <= 16#7#E1;D

12、.idata := B#1010#;20.大规模可编程器件主要有FPGA、 CPLD 两类，下列对 FPGA 结构11. 大规模可编程器件主要有 FPGA、CPLD两类，下列对 CPLD结构与工与工作原理的描述中，正确的是_C_。作原理的描述中，正确的是：_ D_F.FPGA全称为复 G. 杂可编程逻辑器件；A. CPLD是基于查找表结构的可编程逻辑器件H.FPGA是基于乘积项结构的可编程逻辑器件；B. CPLD即是现场可编程逻辑器件的英文简称I .基于 SRAM的FPGA器件， J. 在每次上电后必须进行一次C. 早期的 CPLD是从 FPGA的结构扩展而来配置；D. 在Xilinx 公司生

13、产的器件中， XC9500系列属 CPLD结构D在Altera公司生产的器件中， MAX7000系列属 FPGA 结构。12. 基于 VHDL设计的仿真包括有门级时序仿真、行为仿真、 功21.进程中的信号赋值语句，其信号更新是_C_。能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先K.按顺序完成； B. 比变量更快完成；后顺序应该是： _DC. 在进程的最后完成； D. 都不对。AB. C22.不完整的 IF 语句，其综合结果可实现_。ADA. 时序逻辑电路B. 组合逻辑电路13.IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP、固IP 、C. 双向电路D. 三态控制

14、电路硬IP ；下列所描述的 IP 核中，对于固 IP 的正确描述为： _DA提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B提供设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是14. 在 VHDL语言中，下列对进程（ PROCESS）语句的语句结构及语法规则的描述中，不正确的是 _。A.PROCESS为一无限循环语句； 敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。15

15、. 在 VHDL语言中，下列对进程（ PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_DAPROCESS为一无限循环语句B敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成16. 对于信号和变量的说法，哪一个是不正确的：_A A信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的23. 嵌套的 IF 语句，其综合结果可实现 _ D_ 。A .条件相与的逻辑B .条件相或的逻辑C.条件相异或的逻辑D.三态控制电路26.在状态机的具体实现时，往往需要针对具体的器件类型来选

16、择合适的状态机编码。对于 A.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于_A_ 器件；顺序编码状态机编码方式适合于_B_ 器件；28. 在 一 个 VHDL 设 计 中 Idata 是 一 个 信 号 ， 数 据 类 型 为std_logic_vector ，试指出下面那个赋值语句是错误的。DA .idata<=“00001111” ;B.idata<=b”0000_1111” ;C. idata <= X”AB”;D . idata <= B”21”;29. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是_D_。A. if clkevent an

17、d clk = 1 thenB. if falling_edge(clk) thenC. if clkevent and clk = 0 thenD.if clk stable and not clk =1 then30. 请指出 Altera Cyclone 系列中的EP1C6Q240C8 这个器件是属于_C_A. ROM B. CPLD C. FPGA D.GALIP 核在 EDA技术和开发中具有十分重要的地位；提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为 _。DC信号在整个结构体内的任何地方都能适用A . 瘦IPB.固IPC.胖IPD.都不是D变量

18、和信号的赋值符号不一样综合是 EDA设计流程的关键步骤， 在下面对综合的描述中，_17.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行是错误的。 D学习好资料欢迎下载A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，程；称为强制综合。B. 综合就是将电路的高级语言转化成低级的，可与FPGA/ CPLD的基D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表本结构相映射的网表文件；示的映射过程，并且这种映射关系是唯一的；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，综合是 EDA 设

19、计流程的关键步骤，综合就是把抽象设计层次中的一称为综合约束；种表示转化成另一种表示的过程；在下面对综合的描述中，D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表_D_ 是错误的。示的映射过程， 并且这种映射关系是唯一的 （即综合结果是唯一的） 。A . 综合就是将电路的高级语言转化成低级的，可与FPGA /综合是 EDA设计流程的关键步骤， 综合就是把抽象设计层次中的一种CPLD 的基本结构相映射的网表文件；表示转化成另一种表示的过程； 在下面对综合的描述中， _B. 为实现系统的速度、 面积、性能的要求， 需要对综合加以约是正确的。束，称为综合约束；A. 综合就是将电路的高级语言

20、转化成低级的，可与FPGA/ CPLD的基C. 综合可理解为， 将软件描述与给定的硬件结构用电路网表文本结构相映射的网表文件；件表示的映射过程，并且这种映射关系不是唯一的。B.综合是纯软件的转换过程，与器件硬件结构无关；D.综合是纯软件的转换过程，与器件硬件结构无关17 上升沿和下降沿检测？18 函数和过程的本质区别：函数有返回值，过程没有返回值。19 进程和信号的？三 .（20 分）简答：请用 VHDL 中的 if 语句描述一个 D 触发器四 .（30 分）设计： 8 选 1 数据选择器，用 VHDL 写出源程序。其中： D7 D0 是数据输入端， S2、 S1 和 S0 是控制输入端， Y

21、 是数据输出端。当 S2、S1、S0=“000”时，D0 数据被选中，输出 Y=D0 ；当 S2、S1、S0=“001”时， D1 数据被选中，输出 Y=D1 ，以次类推。程序填空题（类似）下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL 描述，试补充完整。library ieee;use IEEE.STD-LOGIC-1165 .all;entity sreg8b isport (clk, rst : instd_logic;load,en: instd_logic;din: in STD_LOGIC_VECTOR(7 downto 0);qb: out std_log

22、ic);end sreg8b;architecture behav ofSREG8Bissignal reg8: std_logic_vector( 7 downto 0);beginprocess (clk, RST , load, en)beginif rst='1' then异步清零reg8 <= (OTHERS=>'0') ;elsifCLK'EVENT AND CLK='1'then边沿检测if load = '1' then同步置数elsifen='1' then移位使能学习好资料欢

23、迎下载reg8(6 downto 0) <= reg8(7 downto 1) ;end if;_end if _;end process;qb <= _reg8(0)_;输出最低位end behav;序列检测答案library ieee;entity se isport(din,clk,clrab:in std_logic;:out std_logic);end se;architecture behav of se istype fsm_st is (s0,s1,s2,s3,s4);signal cstate,nstate : fsm_st;beginreg:process(c

24、lr,clk)beginif clr='1' then cstate <= s0; -ab <= '0'elsif clk = '1' and clk'event thencstate <= nstate;end if;学习好资料欢迎下载end process;com:process(cstate,din)begincase cstate iswhen s0 => if din = '1' then nstate <= s1;else nstate <= s0;end if;ab <

25、;= '0'when s1 => if din = '1' then nstate <= s2;else nstate <= s0;end if;ab <= '0'when s2 => if din = '1' thennstate <= s2;elsenstate <= s3;end if;ab <= '0'when s3 => if din = '1' then nstate <= s4;else nstate <= s0;end

26、 if;ab <= '0'学习好资料欢迎下载when s4 => if din = '1' then nstate <= s1;else nstate <= s0;end if;ab <= '1'end case;end process;end behav;4-3.图 3-31 所示的是双 2 选 1 多路选择器构成的电路试在一个结构体中用两个进程来表达此电路，每个进程中用MUXK，对于其中 MUX21A，当 s='0'CASE语句描述一个2 选和 '1' 时，分别有 y<=&#

27、39;a'1 多路选择器MUX21A。和 y<='b'。4-3. 答案LIBRARY IEEE;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); - 输入信号s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0= ”0” THEN tmp<=a2;ELSE tmp&

28、lt;=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= ”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-5. 给出 1 位全减器的 VHDL 描述。要求：(1) 首先设计 1 位半减器，然后用例化语句将它们连接起来，图4-20 中 h_suber是半减器， diff 是输出差，s_out 是借位输出， sub_in 是借位输入。(2) 以 1 位全减器为基本硬件， 构成串行借位的 8 位减法器，要求用例化语句来完成此项设计 (减法运算是 x y - sun_in = diffr) 。学习好资料欢迎下载(1)先设计一个半减器Entity h_suber isPort(x,y:in std_logic;diff,s_out:out std_logic);end h_suber;Architecture behav of h_suber isBeginprocess(x,y)b