第2章频率计设计应用

1、第第2 2章章 频率计设计应用频率计设计应用 cpldcpld与与fpgafpga的应用的应用 2.1 2.1 可编程逻辑器件概述可编程逻辑器件概述把大量的基本逻辑门电路集成在一个芯片中，通过编程将部分基本逻辑门按照逻辑关系连接起来，就可以实现一个数字系统，改变连线关系则可以实现另一个数字系统。这种可以通过编程改变逻辑门连接关系的集成电路芯片就是可编程逻辑器件pld(programmable logic devices)， 2.1.1可编程逻辑器件的特点及分类1.pld1.pld的特点的特点 1）集成度高、可靠性好。 2）工作速度快。 3）提高系统的设计灵活性。 4）缩短设计周期。 5）增加系

2、统的保密性能。 2. pld2. pld的分类的分类 集成度集成度 低集成度芯片低集成度芯片 高集成度芯片高集成度芯片 可编程逻辑器件可编程逻辑器件 乘积项结构器件乘积项结构器件 查找表结构器件查找表结构器件 编程工艺编程工艺 熔丝熔丝(fuse)型器件型器件 反熔丝反熔丝(anti-fuse)型器件型器件 eprom型型 eeprom型型 sram型型 flash型型 2.1.2 pld中阵列的表示方法 pld的互补缓冲器的互补缓冲器 pld的互补输入的互补输入 pld中与阵列表示中与阵列表示 pld中或阵列的表示中或阵列的表示 阵列线连接表示阵列线连接表示 2.1.3 cpld的结构和工作

3、原理 max7000系列的单个逻辑宏单元结构系列的单个逻辑宏单元结构 1.与或阵列实现组合逻辑acdbff=cd+/a/bc+/abd+a/bd+ab/c/dcd/a/bc/abda/bdab/c/d2. 可编程与或阵列用户决定连接点acdbff=cd+/a/bc+/abd+a/bd+ab/c/dcd/a/bc/abda/bdab/c/d3.增加异或门 用eeprom设置选择输出极性xor设a为0，输出f设a为1，输出/f输出=/af+a/fa4.增加d触发器与2选1数据选择器决定组合逻辑还是时序逻辑xord qclkd1d2y2-1muxb=1，输出d1，组合电路b=0，输出d2，时序电路b

4、5.增加三态门使输出又可作为输入xord qclkd1d2y2-1muxoeoe=1，信号输出oe=0，高阻态，可输入信号pinmax7000s 系列的宏单元结构prnclrnena逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择数据选择器并行扩展项通往 i/o模块通往 pia乘积项选择矩阵来自 i/o引脚全局时钟qden来自来自 pia的的 36个信号个信号快速输入选择快速输入选择2 逻辑宏单元逻辑宏单元 逻辑阵列逻辑阵列乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器每个可编程寄存器可以按三种时钟输入模式工作：每个可编程寄存器可以按三种时钟输入模式工作： 全局时钟信号。全局时钟信号。 全

5、局时钟信号由高电平有效的时钟信号使能。全局时钟信号由高电平有效的时钟信号使能。 用乘积项实现一个阵列时钟。用乘积项实现一个阵列时钟。 逻辑阵列块labo 1个lab=16个基本宏单元芯片型号emp7032epm7096epm7128epm7192宏单元个数 32 96 128 192逻辑阵列块个数 2 6 8 12最大i/o脚数 36 76 100 124i/o引脚为使芯片外部引脚不致过密，有些宏单元的输出没有送到芯片外部，而是用于内部信号反馈，成为隐埋的逻辑宏单元，故大多数芯片的i/o脚数小于宏单元数。注：4个专用引脚不可少，全局时钟gclk，全局清零gclr，输出使能oe1与oe2。 ep

6、m7128s器件的器件的i/o控制块控制块 max7128s的结构的结构 对于每个对于每个lab，输入，输入信号来自信号来自3部分：部分：（1）来自作为通用逻辑输）来自作为通用逻辑输入的入的pia的的36个信号；个信号；（2）来自全局控制信号，）来自全局控制信号，用于寄存器辅助功能；用于寄存器辅助功能；（3）从）从i/o引脚到寄存器引脚到寄存器的直接输入通道。的直接输入通道。 pialablablablabi/o控制块i/o控制块i/o控制块i/o控制块lab输出反馈回pia4路专用引脚进入piai/o信号先进入piapia选择后送入lablab输出至i/o pia信号布线到信号布线到lab的

7、方式的方式 复杂宏单元o 1、共享扩展乘积项 把在多个逻辑表达式中用到的乘积项反馈逻辑阵列，让多个宏单元共享。 否则，每个宏单元要重复实现此乘积项。 每个宏单元可返回一个乘积项，1个lab最多可有16个共享乘积项。 只有同一个lab才可共享。共享扩展乘积项复杂宏单元o 2、并联扩展乘积项 把一个宏单元的或门输出结果直接送到下一宏单元的或门输入端，使逻辑表达式可有10个乘积项相加。 最多可有3级并联，形成20个乘积项的表达式。 并联扩展项会产生延时，级数越多，延时越多。并联扩展乘积项2.1.4 fpga的结构和工作原理.iocioc.iocioc.iocioc.iocioc.iocioc.ioc

8、ioc.iocioc.iocioc.ioeioe.ioeioe.ioeioe.ioeioeeabeabeablilalabricile2.1.4 fpga的结构和工作原理 几个概念o 逻辑阵列（la）由多个逻辑阵列块（lab）组成。o 每个逻辑阵列块（lab）由8个逻辑单元（le）与一个局部互连通道（li）组成。o 每行lab中放置一个隐埋阵列块（eab）o 行、列信号通过行、列互连通道（ri、ci）连接。o 每个行、列互连通道两端都有输入/输出单元（ioe）。o 一个lab包括8个逻辑单元le，用局部互连通道li提供数据信号与控制信号。flex10klab的结构图le结构图 cyclone

9、le结构图结构图 逻辑单元leo le有4个数据输入信号和4个控制输入信号。o le的核心为一个4输入1输出的查找表（lut），可看作一个rom存储器，逻辑函数f=（a，b，c，d）的值存储其中，对于不同输入，可快速读出f的输出值。o 与查找表配合有进位链和级联链。 一个n输入查找表 (lut，look up table)可以实现n个输入变量的任何逻辑功能，如 n输入“与”、 n输入“异或”等。 输入多于n个的函数、方程必须分开用几个查找表（ lut）实现输出输出查黑查黑找盒找盒表子表子输入输入1输入输入2输入输入3输入输入4什么是查找表什么是查找表?基于查找表的结构模块基于查找表的结构模块

10、fpga查找表单元查找表单元 查找表lut输入1输入2输入3输入4输出0000010100000101161ram输入a输入b输入c输入d查找表输出多路选择器 fpga查找表单元内部结构查找表单元内部结构 cyclone le普通模式普通模式 flex 系列的进位链快速加法器快速加法器, 比较器和计数器比较器和计数器dff进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)s1le1查找表查找表lut进位链进位链dffs2le2a1b1a2b2进位输出进位输出(到到 lab中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表lutflex 系列的级联链性能优越性能优越, 适合扇入

11、大的逻辑功能适合扇入大的逻辑功能“与与”级联链级联链“或或”级联链级联链lutlutin 3.0in 4.7lutin (4n-1).4(n-1)lutlutin 3.0in 4.7lutin (4n-1).4(n-1)le1le2lenle1le2len0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=4.2 nsf=(in0in1in2in3)(in4in5in6in7)f=(in0+in1+in2+in3)+ (in4+in5+in6+in7)隐埋阵列块eabo eab核心为一块随机存储器ram，只读则为rom。o 一块eab的ram容量为2048

12、bits，可设为4种不同形式，也有4 种不同的数据线及地址线的数量。o 当eab只读时，可实现特定的逻辑功能，如4*4乘法器。flex 10k 系列的eabo 什么是eab（embbeded arry block）? o 容量为2048 bit的ramo 可以配置为存储器或者逻辑函数o 实现兆功能（megafunctiono 实现存储器或者特殊的逻辑函数比单个的逻辑单元(le)更有效le嵌入式阵列嵌入式阵列逻辑阵列逻辑阵列leleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleeabeabeab

13、eabeab不同10k系列器件中的eab配置epf10k10/a36,144epf10k40816,384epf10k20612,288epf10k30/a612,288epf10k50/v1020,480epf10k70918,432epf10k100/a1224,576器器 件件 型型 号号eab数量数量ram 容量（容量（bits）flex 10k 系列的eab输出时钟dram/rom256x8512x41024x22048x1ddd写脉冲电路输出宽度8 , 4 , 2 , 1 数据宽度8 , 4 , 2 , 1地址宽度 8,9,10,11 写使能输入时钟oeab的大小灵活可变o通过组合

14、eab 可以构成更大的模块o不需要额外的逻辑单元，不引入延迟， eab 可配置为深度达2048的存储器eab 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8eab的使用o 存储器功能存储器功能n 用作同步或者异步 ramn 单端口或者双端口 fifon ram 可用来实现动态硬件重配置o 逻辑功能逻辑功能n 配置时，eab是可以预装的 o 实现一个大的查找表，尤其适用于快速乘法器，状态机和算术逻辑单元等eab 可以用来实现乘法器 vs一个一个eab把把rom配置成配置成256*8，乘数与被乘数，乘数与被乘数8bits作

15、输入，作输入，乘积乘积8bits从数据线输出。从数据线输出。eab8890 mhz用用eab实现的流水线乘法器操作速度可达实现的流水线乘法器操作速度可达 90 mhz!实例实例: 4x4 乘法器乘法器+(6 le)+(6 le)+(7 le)8lelelelelelelelelelelelelelelele2.1.5 clpd/fpga产品概述（1）altera公司fpga和cpld器件系列altera是著名的pld生产厂商，多年来一直占据着行业领先的地位。altera的pld具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的ip核、宏功能库等，因此altera的产

16、品获得了广泛的应用。1）stratix ii 系列fpga 2）acex系列fpga3）max系列cpld4）cyclone系列fpga低成本fpga5）cyclone ii系列fpga2.1.5 clpd/fpga产品概述（2）lattice公司cpld器件系列lattice是最早推出pld的公司。lattice公司的cpld产品主要有isplsi、ispmach等系列。isplsi系列器件是lattice公司于20世纪90年代以来推出的大规模可编程逻辑器件，集成度在1000门到60000门之间，pin-to-pin(管脚到管脚)延时最小可达3ns。isplsi器件支持在系统编程和jtag边

17、界扫描测试功能。（3）xilinx公司的fpga和cpld器件系列xilinx在1985年首次推出了fpga，随后不断推出新的集成度更高、速度更快、价格更低、功耗更低的fpga器件系列。1）virtex-4系列fpga2）spartan& spartan-3 & spartan 3e器件系列3）xc9500 & xc9500xl系列cpld2.2 频率计逻辑功能分析2.3 频率计原理图输入设计频率计原理图输入设计（1）新建一个文件夹。）新建一个文件夹。 （2）建立原理图源文件编辑窗。）建立原理图源文件编辑窗。 选择编辑文件类型选择编辑文件类型 （3）编辑构建电路图。）编

18、辑构建电路图。 打开原理图编辑窗打开原理图编辑窗 2.2 2.2 原理图输入方式设计初步原理图输入方式设计初步 （3）编辑构建电路图。）编辑构建电路图。 调入需要的宏功能元件（调入需要的宏功能元件（symbol） （3）编辑构建电路图。）编辑构建电路图。 两位十进制计数器电路图两位十进制计数器电路图 （4）文件存盘。）文件存盘。 选择选择filesave as命令，找到已设立的文件夹路径为命令，找到已设立的文件夹路径为d: my_project，存盘文件名为，存盘文件名为cnt10.bdf。若出。若出现问句现问句“do you want to create”时，若单击时，若单击“是是”按钮，则

19、直接进入创建工程流程。若单击按钮，则直接进入创建工程流程。若单击“否否”按钮，可按钮，可按以下的方法进入创建工程流程。按以下的方法进入创建工程流程。 （1）打开建立新工程管理窗。）打开建立新工程管理窗。 利用利用“new preject wizard”创建工程创建工程cnt10 （2）将设计文件加入工程中。）将设计文件加入工程中。 将所有相关的文件都加入进此工程将所有相关的文件都加入进此工程 （3）选择目标芯片。）选择目标芯片。 选择目标器件选择目标器件ep2c8q208c8 （4）工具设置。）工具设置。 cnt10工程管理窗工程管理窗 （5）结束设置。）结束设置。 74390的真值表的真值表

20、 选择目标器件选择目标器件ep2c8q208c8 fpga 选择配置器件的工作方式选择配置器件的工作方式 （2）选择配置器件的工作方式。）选择配置器件的工作方式。 选择配置器件型号和压缩方式选择配置器件型号和压缩方式 （3）选择配置器件和编程方式。）选择配置器件和编程方式。 选择配置器件型号和压缩方式选择配置器件型号和压缩方式 （4）选择输出设置。）选择输出设置。 （5）选择目标器件闲置引脚的状态。）选择目标器件闲置引脚的状态。 全程编译后出现报错信息全程编译后出现报错信息 选择编辑矢量波形文件选择编辑矢量波形文件 （1）打开波形编辑器。）打开波形编辑器。 波形编辑器波形编辑器 （1）打开波形

21、编辑器。）打开波形编辑器。 设置仿真时间长度设置仿真时间长度 （2）设置仿真时间区域。）设置仿真时间区域。 vwf激励波形文件存盘激励波形文件存盘 （3）波形文件存盘。）波形文件存盘。 向波形编辑器拖入信号节点向波形编辑器拖入信号节点 （4）将工程）将工程cnt10的端口信号名选入波形编辑器中。的端口信号名选入波形编辑器中。 准备给准备给clk设置时钟设置时钟 （5）编辑输入波形（输入激励信号）。）编辑输入波形（输入激励信号）。 为为clk设置周期设置周期 为为q设置数制设置数制 （6）总线数据格式设置。）总线数据格式设置。 设置好的激励波形图设置好的激励波形图 （6）总线数据格式设置。）总线

22、数据格式设置。 选择仿真约束和控制选择仿真约束和控制 （7）仿真器参数设置。）仿真器参数设置。 仿真波形输出仿真波形输出 （8）启动仿真器。）启动仿真器。 （9）观察仿真结果。）观察仿真结果。 assignment editor编辑器编辑器 表格式引脚锁定对话框表格式引脚锁定对话框 图形式引脚锁定对话框图形式引脚锁定对话框 选择编程下载文件和下载模式选择编程下载文件和下载模式 （1）打开编程窗和配置文件。）打开编程窗和配置文件。 加入编程下载方式加入编程下载方式 （2）设置编程器。）设置编程器。 双击选中的编程方式名双击选中的编程方式名 （2）设置编程器。）设置编程器。 （3）硬件测试。）硬件测试。 图图2-31 byteblaster ii接口接口as模式编程窗口模式编程窗口 1选择编程模式和编程目标文件选择编程模式和编程目标文件 2选择接插模式选择接插模式 3as模式编程下载模式编程下载 选择目标器件选择目标器件ep2c8 1将将sof文件转化为