晶体管规则阵列设计技术文稿

1、第四章 晶体管规则阵列设计技术 VLSIC是高度复杂的集成系统，为保证设计的正确性和简化设计，避免由于在版图设计过程中采用复杂结构而引入不可靠因素，因此，在VLSI的设计技术中大量地采用规则结构，晶体管规则阵列设计技术就是其中之一。在这个结构中的基本单元就是MOS晶体管或MOS晶体管对（CMOS）。4.1 晶体管阵列及其逻辑设计应用唯读存储器ROM是最常用的晶体管规则阵列。它以晶体管的有无来确定存储的信号是“0”或“1”。在人们通常的概念中，ROM仅仅是存储器，实际上，它还是一个可以用于组合逻辑设计的技术，显然，在ROM中的基本信息单元是晶体管。MOS结构的ROM以其低功耗，结构简单，单元占用

2、面积小等优点，已成为目前ROM结构的主流实现技术。 ROM的基本结构由两块电路组成：地址译码电路和一个晶体管点阵。地址译码电路将n个输入“翻译”成N=2n条字线信号；晶体管点阵是一个N行M列的晶体管矩阵，M是输出信号的位数，图4.1是ROM结构的示意图。习惯上，人们所称的ROM往往仅指晶体管点阵。 X1 X2 译 0 码 N×M阵列 器 Xn N-1 0 M-1 输出选通控制 y1 y2 yM图4.1 ROM结构示意图应用比较普遍的MOS结构的ROM，以NMOS和CMOS为主。它是利用MOS管的有、无或是否起作用来形成数据。如果将ROM的地址输入被认作为一块逻辑电路的输入，而将ROM

3、的输出认作为逻辑电路的输出，这时，ROM就是一块逻辑电路。如果说有差别，就输出而言，普通的逻辑电路的输出位数是任意的，存储器的输出往往是按字节（8bit）衡量。就n位的信号输入而言，存储器的字线N=2n根全都需要，普通的逻辑往往仅需要其中的一部分。有了这两点基本认识，只要将标准的ROM结构加以变化，就可以实现我们所需的逻辑。当然，基本的ROM结构仅适用于组合逻辑电路，如果在ROM的输出加上记忆单元和信息反馈，它同样可以满足时序逻辑的需要，实际上，人们也是这样做的。有时，以ROM结构实现的逻辑也被称为查表逻辑。4.1.1 全NMOS结构ROM NMOS ROM有许多种形式，主要分为静态结构和动态

4、结构。在静态结构中，以晶体管点阵的结构进行划分，又可以分为或非结构ROM和与非结构ROM。 图4.2的(a)图和(b)图分别给出了静态全NMOS或非结构的ROM和全NMOS与非结构的ROM。图中Ri代表经译码输出的字线，Ci为输出信号线即位线。 或非结构ROM的每一根位线上有若干NMOS管相并联，这些NMOS管的栅极与字线相连，源极接地，漏极与位线相连，连接到某一根位线的所有增强型NMOS管和耗尽型NMOS负载管构成了一个或非门。正常工作时，在所有的字线中，只有一根字线为高电平，其余字线都为低电平，即所谓的某个字被选中。这时，如果在某条位线上有NMOS管的栅极与该条字线相连接，则这个NMOS晶

5、体管将导通，这条位线就输出低电平，如果没有NMOS管连接，这条位线就输出高电平。在每一根位线上，每次最多只有一个增强型NMOS管导通。正是因为每一位输出均对应一个或非门，所以，这种结构被称为或非结构ROM。 与非结构ROM的每一根位线是由若干相串联的增强型NMOS管和耗尽型NMOS负载管构成的与非门的输出，这些相串联的增强型NMOS管的栅连接到相应的字线。正常工作时，在所有的字线中，只有一条字线为低电平，其余字线均为高电平。这样，在每个与非门上，除了与字线相交的这一点外，其余的NMOS管均是导通的，而某根位线的输出是高电平还是低电平取决于相交点上是否有NMOS管。如果有NMOS管，则这个NMO

6、S管将不导通(因为它的栅极接低电平)，使与非门输出为高电平。如果没有NMOS管，则表明这个与非门的所有NMOS管都已导通，其输出必然是低电平。从图上已可以看出，与非结构ROM的字线不能很多，也就是输入变量不能很多。所以，或非结构的ROM是常用的MOS ROM结构。与非结构ROM的一个主要优点是它的单位面积位密度比或非结构ROM高。图4.2 NMOS或非结构ROM和与非结构ROM我们可以很方便的写出这两块ROM所表示的逻辑函数。对或非结构ROM， 对与非结构ROM，。静态结构的ROM由于采用了有比结构，即输出的低电平电压值取决于耗尽型负载的导通电阻与增强型NMOS管的导通电阻的比值。为保证输出低

7、电平达到要求，耗尽型负载的导通电阻比增强型NMOS要大得多。这就导致各位线上输出高电平的上升时间远大于输出低电平的下降时间，为在最终的输出端得到相匹配的信号，只能以按上升时间的节拍进行工作，使整个电路的工作速度下降。动态结构的ROM有效地解决了这个问题。动态结构ROM的阵列结构和静态几乎无什么区别，主要区别在于负载的连接。图4.3是一动态或非结构ROM。图4.3 动态或非结构ROM动态或非结构ROM的工作过程被分为两个节拍：预充电节拍和输出节拍。在预充电节拍，1为高电平，2为低电平，负载管导通，其他NMOS管（通常称为工作管）即使导通也没有对地通路，这时电源通过负载管对位线进行充电，使其全为高

8、电平。在输出节拍，2为高电平，1为低电平，对地的通路打开，相应位线字线交叉处有MOS管的位线信号从高电平通过导通的NMOS管放电到低电平，而无NMOS管的位线仍保持高电平。这种动态结构的优点是速度快。动态ROM结构将译码和预充电放在同一节拍进行，使上拉时间不计算在输出时间内，因此，提高了速度。动态与非结构ROM工作原理和或非结构相似。由于动态结构ROM不会出现电源到地的直流通路，因此输出信号的幅度不是负载管和工作管的分压结果，那么，负载管和工作管的尺寸不再要考虑彼此的关系，而只要考虑各管的充放电速度。CMOS结构的ROM和NMOS结构ROM在晶体管点阵构造上是相同的，主要的区别在于负载器件，C

9、MOS的ROM负载是PMOS晶体管，在静态结构中，所有PMOS管的栅极接地，即PMOS始终导通，在动态结构中，所有PMOS管的栅极接1，因为PMOS和NMOS的阈值电压极性相反，所以，可以将2与1合并。实际上，不论是NMOS的ROM还是CMOS的ROM，其负载管仅仅就是一个电阻。4.1.2 ROM版图1. NMOS或非结构ROM版图对于或非结构ROM可以有多种具体的设计方法，图4.4是硅栅NMOS或非结构ROM的局部版图。图4.4 硅栅NMOS或非结构ROM局部版图图4.4的（a）图所示的硅栅NMOS或非结构ROM的版图，以多晶硅条为字线（图中水平线），以铝线做位线（图中竖直线），以N+扩散区

10、做地线，并且地线间隔排列即采用共用地线结构，在需要制作NMOS管的字线、位线交叉点处做一个N+扩散区形成源漏，与水平硅栅构成NMOS晶体管。(b)图则显示了另一种结构的硅栅NMOS ROM，与（a）图不同的是，它在所有的字线、位线交叉点都制作NMOS管图形，然后利用离子注入的方法，在不需要NMOS管的地方，在多晶硅下预先注入硼离子，使此处的衬底表面P型杂质浓度提高，使NMOS管的阈值电压提高到大于电源电压，这样，字线上的信号不能使此处的NMOS管导通，从而该NMOS管不起作用，达到选择的效果。值得注意的是，由于用扩散区做地线，为防止扩散电阻使地线的串联电阻过大，ROM块不能很大，对大容量ROM

11、应分块处理。2. NMOS与非结构ROM版图从或非结构ROM版图的图形与工艺处理方法可以看出，对于并联结构是通过在字、位线交叉点不画源漏图形，或画了图形再将它“失效”的方法完成选择。与非结构ROM是如何处理的呢？图4.5是硅栅NMOS与非结构ROM的版图与剖面示意图。图4.5 硅栅NMOS与非结构ROM版图与非结构的ROM晶体管的选择也采用离子注入的办法，所不同的是离子注入的元素，或非结构注入的是P型杂质硼离子（图4.4（b），使NMOS管在正常电压下不能导通，这里注入的是N型杂质磷或砷离子，作用是使注入处的NMOS管耗尽，达到源漏短路的目的。为什么不用金属线短路源漏呢？因为用金属线短路必须在

12、相关源漏处开孔，这将使面积增大。比较或非结构ROM和与非结构ROM，可以看到，与非结构ROM的集成度要比或非结构大得多。但因为与非结构不能串联太多的NMOS管（一般小于八个），因此，与非结构ROM的规模受到限制，而或非结构中并联的晶体管数不受限制。通常采用分组相或的办法构造大规模的ROM，在每一组内采用的是与非结构ROM，然后再将各组的输出相或，在每一根位线上还是只有一个负载管。 采用离子注入的方法确定晶体管的选择的优点是：结构简单，对不同的数据或逻辑，只需一块掩膜版就可以加以确定；保密性好，由于离子注入采用的是光刻胶保护，注入完毕后去除光刻胶，在硅片表面不留图形痕迹。例题： 下表给出了一个用

13、ROM实现的组合电路的真值表，图4.6是它的NMOS或非ROM结构电路。四输入四输出组合逻辑真值表输 入 输 出0123456789101112131415Z11001000100011111Z20101000001010000Z31001000110111111Z40101010101010101图4.6 ROM结构电路图 这个电路有四个输入，对应16条字线，有四个输出，对应四条位线。在字线、位线相交处有NMOS管(图上打点处)的位线输出是低电平。到目前为止，我们尚未讨论译码器的设计，如果译码器非常复杂，那么，用ROM实现组合逻辑的意义就不大了。可以想象，地址译码器所对应的字线输出，实际上是

14、“与逻辑”输出，所以，在前面介绍的与非结构ROM就可以作为译码器的主体结构。也可以通过适当地逻辑转换，用或非结构ROM构造译码器。这表明用两级晶体管点阵可以非常简单地实现组合逻辑设计。因为ROM具有高度规则的结构，对实现多输入/多输出且规模大的固定组合逻辑相对方便，甚至可以不做逻辑最小化化简。4.2 MOS晶体管开关逻辑MOS开关晶体管逻辑是建立在“传输晶体管”或“传输门”基础上的逻辑结构，所以又称为传输晶体管逻辑。信号的传输是通过导通的MOS器件，从源传到漏或从漏传到源。这时的信号接受端的逻辑值将同时取决于信号的发送端和MOS器件栅极的逻辑值。4.2.1 开关逻辑1. 多路转换开关MUX 在

15、微处理器和一些控制逻辑中广泛使用的多路转换开关是MOS开关的一个典型应用，图4.7给出了一个简单的NMOS四到一转换开关的电路和它所对应的转换关系。BAZ00C001C110C211C3图4.7 NMOS多路转换开关在B，A信号的控制下，多路转换开关完成不同通路的连接。写成逻辑函数则为：图4.8 CMOS多路转换开关CMOS结构的多路转换开关如图4.8所示，它克服了NMOS结构所存在的传输高电平阈值电压损耗和串联电阻大的问题，但增加了晶体管数目。从图中可以看到NMOS和PMOS的相对位置是互补的。除了采用标准CMOS结构外，还可以通过逻辑电平提升电路解决NMOS传输高电平存在的阈值电压损耗问题

16、，如图4.9所示。图4.9 带有提升电路的多路转换开关2. MUX逻辑应用上面介绍的是MUX作为选择开关的应用，是将B和A当作控制信号，而将C0C3当作数据信号，如果反过来，仍是这个电路结构，将C0C3当作逻辑功能控制信号，B和A作为逻辑数据信号，我们可以得到一个非常有趣地逻辑结构。序列C3C2C1C0逻 辑描 述000000禁止10001 或非2001030011倒相B4010050101Pnn倒相A60110异或70111与非81000与91001同或101010同相A111011121100同相B131101141110或1511111使能从上表我们可以看到，将C0C3进行适当的编码，在

17、输出端便得到了不同的逻辑函数。用简单的八只NMOS管和适当的信号，我们可以完成一系列的逻辑操作。如果采用多组这样的结构，我们就可以进行一系列多位并行逻辑运算。双极编码来确定逻辑的方法并不复杂，在多路转换开关中已经存在了所有的与项，只要根据所需要的逻辑进行与项组合即可。例如，我们需要构造异或逻辑，那么，只要设定对应和的C2、C1等于“1”，其他为“0”。实际上，所谓的编码，只是对所有四个与项的取舍。在上表中，有些编码的结果不能用标准的逻辑名称与之对应，但他们可能对应了一种运算模式。例如，对应C3 C0=1011编码，它可以定义为“对变量B取反后再和变量A相或”的运算操作。当然，同样可以根据操作要

18、求来进行编码。编码的位数取决于所定义的逻辑操作的多少。例如，需要定义10个操作，则编码位数应该大于4，因为3位编码最多只能定义8种操作。另一方面，如果操作的变量（如A，B）数越多，则操作变化也就越多，所需要的编码当然也就越多。但是，操作变量的数目受到结构的限制，在全NMOS开关的结构中，由于NMOS管传输高电平存在阈值电压损耗，所以不能串接过多的晶体管，否则，在传输高电平时，到达终点的信号已不再是高电平，这将导致逻辑混乱。在采用CMOS开关的MUX中，因为没有阈值电压损耗，变量的数目可以多一些，但要考虑串联电阻对速度的影响。4.2.2 棒状图 所谓的棒状图是一种版图的描述形式，在棒状图中仅仅表

19、示了器件的相对位置以及所采用的基本结构形式，并不描述器件版图的具体形状和尺寸，它特别适合于描述晶体管规则阵列这样的版图。 图4.10给出了对应图4.7所示电路的两种工艺的棒状图。（a）图是采用离子注入技术将不需要的晶体管耗尽的结构，在需要晶体管耗尽的多晶硅下预先离子注入磷或砷离子（通常注入砷离子），使该处的NMOS管的源漏短路。（b）图是在做NMOS管的交叉点做一短条多晶硅，与N型源漏形成晶体管。第二种方法所引入的串联电阻比第一种方法小，但图形相对复杂。图4.10 棒状图4.3 PLA及其拓展结构 可编程逻辑阵列PLA也是典型的晶体管规则阵列结构，它采用两级ROM形式构造电路，其两级ROM阵列

20、分别为“与平面”和“或平面”，这是源于大多数逻辑表达式采用“与-或”结构。它不用译码电路而直接将输入变量的原量和非量送入晶体管阵列，基本PLA结构格局严谨，原始输入只能从“与平面”进入，输出信号只能由“或平面”输出。尽管现代的MOS结构PLA的与、或平面结构已发生了很大的变化，但其输入、输出位置仍遵循经典的PLA规则。PLA与ROM的最大区别在于信号的处理方面完全不同。在ROM中，每次只有一根字线有效，PLA的ROM阵列中，每根信号线(接NMOS管栅，相对于字线)都同时有效。在PLA的每级ROM中的输出(相当于位线)都是和一个与非门或者或非门的所有输入有关，而ROM阵列的位线只是和一个晶体管的

21、有无有关。所以，应该说PLA更接近两级门阵列。 目前比较常用的PLA是以MOS工艺为基础的结构。这里也仅介绍硅栅MOS结构PLA的设计。实际的PLA结构中，“与平面”并不是由“与门”阵列构成，同样的，“或平面”也不是“或门”阵列，其两个“平面”的组合是以“或非-或非”或者“与非-与非”，或者其他变形结构的阵列形式出现。这是因为制作与非门、或非门比与门、或门更容易。通常，在用PLA实现数字逻辑时，应将逻辑表达式化为标准“与-或表达式”。这里，将以标准“与-或表达式”为基础来讨论各种结构在实现逻辑时的对应关系。4.3.1 “与非-与非”阵列结构 任何一个“与-或表达式”在进行逻辑变换时，都可以转换

22、为“与非-与非”表达式，并且不需对原来的输入变量加以处理，即如果某个变量原来是原量，转换后还是原量，原来是非量的，转换后还是非量。所以，可以根据“与-或表达式”直接构造与非-与非结构的PLA。图4.11给出了二种“与非-与非”结构PLA在实现下列逻辑函数时的电路图。这两种“与非-与非”结构PLA的区别在于，(a)图是有变量作用处才制作NMOS管，(b)图是在通过预先离子注入N型杂质(通常是砷)，使该管耗尽形成零栅压通路，实现与非逻辑。图4.11 “与非-与非”结构PLA4.3.2 “或非-或非”阵列结构 由于E/DNMOS或非门的输入端数不受限制，“或非-或非”结构的PLA比“与非-与非”结构

23、的PLA应用更为广泛。比之“与非-与非”结构，“或非-或非”结构的速度快，版图编程容易。硅栅NMOS的或非结构版图形式和前面介绍的硅栅ROM几乎一样，也有两种基本形式（见图4.4）。 和用“与非-与非”结构实现逻辑所不同的是，在这里逻辑函数的输入和输出变量必须取反。这里以基本“与-或”平面的概念来讨论这个问题。 对于“与平面”，如果用变量的非量代替它的原量输入，则经过或非门的“处理”，就得到了原量的与函数。 由此可见，当用或非门实现与平面的功能的时候，输入变量应取反，即对原先逻辑函数中与项的各变量进行取反操作。 对于“或平面”，如果将或非门输出取反即得到“或平面”的功能。归结起来，当用“或非-

24、或非”结构PLA实现逻辑电路时必须输入取反、输出取反。图4.12是用“或非-或非”结构PLA实现同样函数的逻辑图。由图可以看出，在等效“与平面”，逻辑函数的每个与项对应一个或非门，在等效“或平面”，每个输出函数对应一个或非门，设计起来十分简单。图4.12 “或非-或非”结构PLA 从已讨论的内容我们可以看到，PLA实际上更接近门阵列，它是介于ROM和门阵列之间的一种结构。它是从ROM结构演变而来，但又将与项和或项以门逻辑的形式实现逻辑操作。显然，它不是标准ROM，因为ROM在字、位线交叉点上，每次最多只有一个晶体管被选中。而PLA是所有信号线的集体动作；它也不是门阵列，因为门阵列的阵列内部单元

25、可以是任何逻辑门，而PLA在一个平面内只能是一种结构的门，同时，门阵列也不受输入、输出位置的限制。4.3.3 多级门阵列(MGA) MGA是在PLA基础上变化而成的多级门结构，虽然它被称为门阵列，实际上它是多级PLA的组合，一个最明显的标志是它对输入、输出位置的限制。这里举例说明它的结构。图4.13是一个组合逻辑用MGA实现的例子。这是一个完全由或非门和倒相器组成的逻辑。(a)图是原始逻辑，当用MGA构造它时，需做适当的变化。这个电路有两个输出端和一个输出反馈到输入的端子。以这三个端子划分PLA，即每个输出对应一个小尺寸PLA，通过PLA级连构成电路。 因为在每块PLA中，“与平面”只能外部输

26、入，内部输出，“或平面”只能内部输入，外部输出，因此，(b)图对原图做了一点变化，将逻辑分为六组，奇数组对应“与平面”，偶数组对应“或平面”。首先应保证输出点都在偶数级，如果有差异可通过添加倒相器及信号处理来满足要求。(b)图有两处做了这样的处理，即在门3的输入Z处和门4的F1输入处。(d)图是三个PLA级连的结构图，为了说明问题，在这个图上，所有的输入端都设置了原量、非量，在实际设计时，如果不需要，可以根据情况进行取舍。在这个图上，门2的一个输入是A端的反馈，与之对应的NMOS管位于第三块PLA的“与平面”，通过第一块的“与平面”的输出延伸，构成或非门。这样的设计避免了在阵列外用长引线构成反

27、馈。图4.13 逻辑电路图和MGA结构图 图中，为简化图形，采用了简化的NMOS管表示符号。栅源短接的是耗尽型NMOS管，其他为增强型NMOS管。 (c)图是MGA的点线图，从这个图上可以清楚地看出，这个MGA是由三块PLA实现的，并且可以看出PLA“与平面”输出线的延伸情况。 PLA是一个比较“古老”的结构，但由于它结构规则，设计简单、灵活，常常被用于组合逻辑的设计。从ROM和PLA的基本结构出发，经过对它们的不断修正，派生出许多形式的晶体管规则阵列形式，并被运用到当今的VLSI设计之中，由PLA的讨论，我们还引出了一个重要的设计思想：门阵列。4.4 门阵列 门阵列设计技术彻底地解决了信号位

28、置的限制，它更符合我们的设计习惯，将一切的逻辑设计，不论是组合逻辑还是时序逻辑，均以门逻辑及其门逻辑构成的功能块进行表述，电路规模不再以集成了多少晶体管进行衡量，而是用集成了多少标准门进行标度。严格地讲，门阵列不是一个逻辑实现的电路结构，它是一种版图形式。门阵列是一种规则化的版图结构。门阵列版图采用行式结构，在单元行内规则的排列着以标准门定义的门单元，图4.14是一个58个引脚、112标准门容量的门阵列示意图，它的单元构成14×8阵列，这是一个门阵列的早期版本，但这个图最形象地说明了什么是门阵列。在实现具体电路时，门阵列中的单元结构是可改变的，并不是机械的以标准门进行连接，也就是说，

29、所谓的标准门是用于定义门阵列规模的参考。内部单元可以根据具体电路，通过适当的连接使其成为“与非门”、“或非门”、“倒相器”、“传输门”或其他电路单元。门阵列技术是根据具体的逻辑，在一个两维的平面上以基本单元为单位进行布局，然后根据逻辑通过单元、单元行内部连线和布线通道内的连线，以及连接信号线至输入/输出单元完成设计。以现在被广泛应用的CMOS门阵列为例，它的规模是以标准两输入“与非门”或两输入“或非门”进行定义，这样的一个标准门有两对MOS管：两只PMOS和两只NMOS，它也被称为四管单元。比如说4000门规模，在门阵列的内部就有16000只MOS管，这里并未计及I/O单元引入的晶体管数量。在

30、每个单元中的两对管子通过适当的连接就可实现两输入“与非门”、“或非门”或“倒相器”、“传输门”的功能，也可与其他单元适当连接实现多输入的门电路功能。当然，将门单元通过连接也可构成时序逻辑。图4.14 门阵列结构示意图 在单元行之间、单元行和I/O单元之间为布线通道。布线通道中排列着扩散条或多晶硅条，在这些用作竖直走线的条上间隔的开了一些引线孔。门阵列的布线结构采用水平布线和垂直布线严格分层的设计规则。即使是双层金属结构，通常也是一层为水平布线，一层为垂直布线。当采用双层金属布线以后，通道行的设置就不是那样重要了。单元行和布线通道交替排列。输入/输出单元(I/O PAD)排列在阵列的四周，这些I

31、/O PAD通常可根据需要进行布线，以实现输入或输出功能。门阵列分为固定门阵列和优化门阵列。所谓固定门阵列是指门阵列芯片中阵列的行数、列数、每行的门数，以及四周的I/O单元数，等等均固定的结构。优化门阵列是一种不规则的门阵列结构，所谓不规则是指它的单元行的宽度不完全相同，即每行的单元数有多有少，布线通道的容量不完全相同。这是因为优化门阵列结构的门数是由待集成的电路的规模确定，没有多余的单元，也没有多余的水平布线道。但总体上，优化门阵列还是行式结构，它的设计仍然遵循门阵列的设计准则。4.4.1 门阵列单元 门阵列实现有多种工艺技术，只要有TTL，ECL，CMOS等。CMOS门阵列，由于其单元结构

32、简单，单元内部连接以及单元与外部的通信容易实现等优点，得到广泛应用。尤其是硅栅CMOS电路，除了硅栅MOS器件本身特性优良外，由硅栅工艺制作的多晶硅跨接条使布线的灵活性大大提高。在VLSI技术中主要采用硅栅CMOS结构的门阵列。下面将介绍CMOS门阵列的单元结构及其应用。 图4.15是一种硅栅CMOS门阵列的单元和多晶硅桥的结构图，在实际的设计中，单元版图是多种多样的，但基本的结构大致相同。图4.15 硅栅CMOS门阵列单元和多晶硅桥结构 这是一个P阱硅栅CMOS工艺结构的门阵列版图的局部，这个局部版图不包括金属布线图形，根据所要实现的逻辑，在这个基本版图上设计金属连线即可。在门阵列单元中，所

33、有的NMOS晶体管的尺寸是相同的，所有的PMOS晶体管的尺寸也是相同的。为了说明布线通道，将规则的多晶硅桥也示于图上。后续章节介绍的固定门阵列的结构与此相同，对于优化门阵列，多晶硅桥并不是这种规则结构，而是不等间隔结构，在需要跨接的地方才出现多晶硅桥，并且桥的长度也由跨过的水平连线的多少确定。在门阵列单元中，为了适应各种复杂的布线要求，在扩散区和引线上开了许多的引线孔。将来在不需要引线的地方，这些引线孔将被一些小的金属块所覆盖。在这些单元的基础上，设计系统根据各种具体逻辑单元电路结构，确定了一些基本的连接方法，作为数据库存放在系统中。在实现具体的逻辑时，这部分的内容是通过调用数据库实现连接，集

34、成电路中的线网则是通过布线系统实现。图4.16是用这种单元结构实现逻辑门的电路和版图例子。图4.16 逻辑门电路和版图图上左面是一个两输入或非门加一个倒相器构成的两输入或门，右面是一个两输入与非门。由于CMOS门电路非常简单，因此它的布线版图构成也十分简单。图4.17是另一个布线的例子，它是常用的锁存器的电路和版图。图4.17 锁存器电路和版图 由上述两个例子可以看出CMOS门电路单元的版图非常简单，非常适合计算机辅助设计。对于优化门阵列，输入或输出信号的接入或引出，通常采用不规则长度多晶硅条，或通过多晶硅栅实现。在上面给出的两个图上，清楚地说明了这种连接方式。由于硅栅MOS工艺提供了多晶硅材

35、料，通过氧化层的绝缘，铝线可以直接在多晶硅上跨越，实现了双层布线结构，并且未增加任何附加工艺。为与双层金属布线结构的概念相区别，这种结构又称为“一层半布线方式”。扩散条做垂直布线的结构也属这一类。图4.18是另一种P阱硅栅CMOS单元，这种结构版图相对复杂，但它的内部连接或外部通信布线比较容易，尤其是右边的四个MOS管采用交叉和分离结构对构成CMOS传输门特别方便，单元本身带有的多晶硅桥使对单元外通信提供了便利。由此可见，单元的设计对布线是非常重要的。门阵列单元是门阵列的核心。每一种工艺技术，每一种单元结构都是以一定的设计要求为出发点。就每种结构自身而言，单元的设计应力求简单，适应性强，结构规

36、则。图4.18 另一种硅栅CMOS门阵列单元 以上的版图仅仅是单元版图，在CMOS门阵列中，单元的重复排列构成了单元行，单元行的重复排列构成了两维阵列。4.4.2 整体结构设计准则 门阵列的芯片结构，包括内部阵列和外部I/O PAD单元。整体结构的设计要遵循如下准则：· 电源、地线必须用铝引线，为了使电源和地线通达各个单元，它们应设计成叉指形。电源、地线在各单元行的位置、宽度必须一致。· 采用垂直布线法，即水平方向用铝线作为电源、地线和各单元间的连线。垂直方向用多晶硅条或扩散条作为单元间通信。由于铝线与多晶硅条或扩散条可以互相跨越，因此它们可以共用同一个布线通道。·

37、; 采用“行式结构”，即单元行和布线通道间隔排列，这种间隔便于CAD软件实现自动布局布线。· 用掩模版编程的I/O PAD单元或独立的I/O单元位于芯片四周。 图4.19说明了电源、地线的布线结构，对于某个I/O PAD单元，也必须有电源和地线通达。图4.19 电源、地布线准则示意图 不论是输入还是输出单元，在设计时电源和地线的位置必须是固定的，这样做也是为了便于CAD系统的布线。 对于优化门阵列结构，在芯片每边的I/O PAD数量并不要求一致，每边多少I/O PAD，电源 、地的位置，在哪个位置安排什么引脚完全由设计者决定。 在以上几条准则的约定下，单元设计的基本外框结构也就确定了

38、。对于不同的工艺、不同的应用以及与发展阶段相适应，有不同的结构。4.4.3 门阵列在VLSI设计中的应用形式 门阵列是一种规则阵列形式的版图，与前面介绍的晶体管规则阵列所不同的是，在前述的晶体管规则阵列中，版图和电路形式是相关的，运用什么样的版图必须有配套的电路设计方法，ROM、MOS开关逻辑、PLA及其拓展形式都是这样。门阵列版图对电路设计没有严格的要求，可以完全按照人们习惯的设计方式构造电路，不必考虑逻辑的表达式应是什么形式。 门阵列在VLSI设计中的应用有两类三种主要的应用形式：电路的完全实现形式，包括固定门阵列和优化门阵列；电路的局部实现形式，即在系统中的某一部分电路采用门阵列结构加以

39、实现。显然，在第一类中，VLSIC完全采用门阵列技术实现设计，而第二类仅仅在VLSIC中的一部分电路采用了门阵列。1. 固定门阵列固定门阵列采用预加工技术，就是说，在工厂里预先就加工了一些规格化的门阵列母片，这些母片已完成了主要的工艺流程，母片上已沉积了金属层。所谓固定就是固定大小、固定结构、固定I/O数量的门阵列。固定大小就是对某一个预先制作的母片，它的门数是固定的，如500门、1000门、5000门，等等。固定结构就是对预先制作的母片，它的结构，如阵列有几列、每列有几行、每行的门数，行间有多少水平布线道、列间有多少竖直布线道、阵列外围有多少布线道，等等，都是固定的。固定的I/O数量是指对预

40、先制作的母片，它的外围I/O的数量、排列方式是固定的，电源、地线的位置也是固定的。 用固定门阵列实现VLSIC就是在母片的图形基础上进行电路的安置。由于母片是规格化的，因此在实现布线时会出现多余的单元。这种浪费是固定门阵列的主要缺点。固定门阵列的优点是设计制作周期短。由于仅仅需要设计一到两块金属掩模版，并且剩余加工工艺少，可以在12天内完成，所以，用固定门阵列实现VLSIC的研制周期非常短。 虽然用固定门阵列实现VLSIC只需设计金属掩模版图，但这个掩模必须严格的与所选的母片相配套。母片的获取有两种途径：一是由CAD软件提供商推荐半导体公司所生产的，与CAD系统相匹配的母片，二是在有关半导体公

41、司或厂家定制母片。 从第一条途径可以购买到一定规格系列的母片，这里所指的规格包括两个方面的参数，即速度参数和门的规模。与速度参数相关的是器件的尺寸，如MOS器件的最小沟道长度、宽长比等。门的规模的选择应根据实际需要。特别值得注意的是，购买的母片必须是同一CAD系统设计的，而且，它们所采用的版图几何设计规则必须与自己的CAD系统所采用的几何设计规则相一致，否则，所设计的金属掩模将不能与母片相匹配。 以第二种途径获取的母片比较容易与后期的设计相匹配，这是因为母片和金属掩模是在同一个CAD系统中设计，采用同一个几何设计规则，并且通常整套掩模也是在同一制版系统中完成的。2. 优化门阵列 优化门阵列是一

42、种不规则的门阵列结构，所谓不规则是指它的单元行的宽度可以不完全相同，即每行的单元数可以有多有少，布线通道的容量可以不完全相同。这是因为优化门阵列结构的门数是由待集成的电路的规模确定，没有多余的单元，也没有多余的水平布线道。但总体上，优化门阵列还是行式结构，它的设计仍然遵循门阵列的设计准则。 在布线通道的设计上，优化门阵列采用的是变宽度的设计，即每个布线通道的宽度不要求一致，根据水平布线的多少确定布线通道的宽度。在CAD系统实现优化门阵列时，布局布线总是力图使芯片的面积、总连线长度最优。布线以水平布线为主，垂直布线仅仅是一些交叉通道。3. 局部门阵列所谓局部门阵列就是将集成电路中的一部分用门阵列

43、结构设计，显然，它属于优化门阵列范畴。这样的设计在许多大规模、超大规模集成中得到应用，主要应用于随机逻辑的设计。有时，它是以往的设计调用，作为积木单元使用。 4.5 晶体管规则阵列设计技术应用晶体管规则阵列技术被广泛地应用在VLSI设计中，下面将举例说明规则阵列的设计应用。1 EPLD中的宏单元EPLD（Erasable Programable Logic Devices）是目前应用最为广泛的现场编程器件之一。它采用电编写和电擦除的特殊MOS器件（E2PROM器件）作为晶体管规则阵列中的单元，实现现场编程，这里的编程是指在EPLD中构造逻辑。 图4.20是一个EPLD的宏单元结构图，从图中可以

44、看出，宏单元由几个主要部分组成：逻辑阵列，或-异或逻辑，转换开关MUX，触发器，输出三态逻辑。 逻辑阵列主要由E2MOS晶体管构成，在阵列中完成与逻辑，对应三组不同的输入源，有三块逻辑阵列。自左向右的第一块逻辑阵列的输入来源于外部的原始输入。第二块的输入信号来源于各宏单元的三态输出（图中仅画出本级反馈，实际上，由于逻辑阵列中竖直方向上的信号线是贯穿的，各宏单元的三态输出信号都会反馈到第二快逻辑阵列）。第三块的输入信号来源于各宏单元的输出。这个输出与三态输出的不同之处在于它始终有效，当三态输出为高阻态时，信号实际上无效。将来自不同之处的信号相与构成了一个个的与项输出到或-异或逻辑，或者作为控制信号、时钟信号输出。简单的说，或-异或逻辑完成各与项的或操作或者或非操作。在这里，异或门担任极性转