一位全加器电路版图设计

1、沈阳理工大学课程设计目 录1 绪 论11.1 设计背景11.2 设计目标12一位全加器电路原理图编辑22.1 一位全加器电路结构22.2 一位全加器电路仿真分析波形32.3 一位全加器电路的版图绘制42.4一位全加器版图电路仿真并分析波形42.5 LVS检查匹配6总 结7参考文献8附录一：电路原理图网表9附录二：版图网表11141 绪 论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基

2、础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice， L-Edit与LVS1。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell

3、Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘

4、制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。全加器电路由传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第

5、2.3行的有源区，避免了形成寄生MOS管的可能。PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位2。电路原理图如图2.1所示：图2.1 一位全加器电路原理图2.2 一位全加器电路仿真分析波形给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析3，.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (

6、0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图2.2所示：图2.2一位全加器电路原理图输入输出仿真波形2.3 一位全加器电路的版图绘制用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。一位全加器版图如图2.3所示：图2.3 一位

7、全加器电路版图及DRC验证结果2.4一位全加器版图电路仿真并分析波形给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v

8、(C) v(SUM) v(CO)对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图2.4所示：图2.4一位全加器版图输入输出仿真波形2.5 LVS检查匹配用layout-Edit中的lvs对一位全加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位全加器电路原理图与版图的匹配程度；输出结果如下图2.5所示：图2.5 一位全加器LVS检查匹配图由上图的Circuits are equal.可得电路原理图和版图完全匹配。总 结本次版图课程设计使用tanner软件绘出一位全加器的电路原理图，版图并进行仿真与匹配检查。在

9、绘制电路原理图过程中，由于改错了EXPORT netlist的路径，所以在导出网表的时候出现问题，把原来的库文件给覆盖了，最后复制新的库文件才把问题解决了。在绘制版图的时候要注意交叠的距离，间距，因为所要画的管子多所以尽量要节省面积，所以尽量用最小宽度来画。最后还要进行DRC检查。 在导出网表的时候一定要先Replace Setup,如果不进行这一步那么后面不能导出网表，在lvs匹配检查的时候一定要把库文件加入电路原理图，否则在匹配的时候就会出现警告，并且在匹配检查的时候一定要把激励屏蔽。在TSpice仿真时候要把激励加入，要仿真的时序加上，最后要分析仿真出来的波形与自己设计的电路逻辑是不是一

10、致。在本次的课设中在出错和改错的过程中，激起我对版图设计较强的兴趣，在实际运用中结合理论知识才能更好的融会贯通，更好的掌握和理解知识。所以经过这次课程设计，让我对版图这门学科的理论知识和实际应用的软件使用方面有更深的认识，增强自己的综合能力。同时要感谢张老师和同学的无私帮助，让我顺利的完成本次的设计。参考文献1陆瑞强编著.Tanner Pro集成电路设计与布局实战指导.北京：科学出版社,2007.2王志功，窦建华等译.CMOS集成电路-分析与设计.北京：电子工业出版社（第三版）,2004.10.3R.Jacob Baker,Harry W Li, David E.Boyce著，陈中建主译.CM

11、OS电路设计布局与仿真.北京：机械工业出版社,2006.1.附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 19:10:56* Waveform probing commands*.probe.options probefilename="F:13tannerwubingfeng110.dat"+ probesdbfile="F:13tannerwubingfeng.sdb"+ probetopmodule="Module0&q

12、uot;.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Main circuit: Module0M1 Gnd B N39 Gnd NMOS L=2u W=22u AD=66

13、p PD=24u AS=66p PS=24u M2 sum N31 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N27 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N27 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N33 C N34 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Gnd C N40 Gnd NMOS L=2u W=22

14、u AD=66p PD=24u AS=66p PS=24u M7 N34 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8 N40 B N41 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M9 N39 A N33 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M10 N34 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M11 CO N33 Gnd Gnd NMOS L

15、=2u W=22u AD=66p PD=24u AS=66p PS=24u M12 N27 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M13 N31 N33 N27 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M14 N41 A N31 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M15 N29 C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM16 Vdd C N37

16、 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM17 Vdd B N35 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM18 N35 A N33 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM19 N29 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM20 N31 N33 N29 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM21 N3

17、6 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM22 N33 C N36 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM23 N29 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM24 CO N33 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM25 N38 A N31 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

18、M26 N37 B N38 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM27 sum N31 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM28 N36 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Ve

19、rsion 9.00 ;* TDB File: F:13tannerbantuwubingfeng.tdb* Cell: Cell0Version 1.134* Extract Definition File: .LEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/02/2013 - 22:10.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0

20、 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resisto

21、r ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resist

22、or ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = SUM (29,27.5)* 7 = CO (-138.5,36.5)* 12 = B (-77.5,99)* 15 = GND (20.5,34.5)* 16 = A (-85.5,99)* 17 = C (-69.5,99)* 19

23、 = VDD (19.5,86.5)M1 SUM 2 VDD VDD PMOS L=2u W=11u * M1 DRAIN GATE SOURCE BULK (3 71 5 82) M2 2 13 10 VDD PMOS L=2u W=11u * M2 DRAIN GATE SOURCE BULK (-26 71 -24 82) M3 5 B 6 VDD PMOS L=2u W=11u * M3 DRAIN GATE SOURCE BULK (-11 71 -9 82) M4 VDD C 5 VDD PMOS L=2u W=11u * M4 DRAIN GATE SOURCE BULK (-5

24、 71 -3 82) M5 10 C VDD VDD PMOS L=2u W=11u * M5 DRAIN GATE SOURCE BULK (-34 71 -32 82) M6 6 A 2 VDD PMOS L=2u W=11u * M6 DRAIN GATE SOURCE BULK (-17 71 -15 82) M7 SUM 2 GND GND NMOS L=2u W=6u * M7 DRAIN GATE SOURCE BULK (3 40 5 46) M8 2 13 8 GND NMOS L=2u W=6u * M8 DRAIN GATE SOURCE BULK (-26 40 -24

25、 46) M9 3 B 4 GND NMOS L=2u W=6u * M9 DRAIN GATE SOURCE BULK (-11 40 -9 46) M10 GND C 3 GND NMOS L=2u W=6u * M10 DRAIN GATE SOURCE BULK (-5 40 -3 46) M11 8 C GND GND NMOS L=2u W=6u * M11 DRAIN GATE SOURCE BULK (-34 40 -32 46) M12 4 A 2 GND NMOS L=2u W=6u * M12 DRAIN GATE SOURCE BULK (-17 40 -15 46)

26、M13 VDD B 10 VDD PMOS L=2u W=11u * M13 DRAIN GATE SOURCE BULK (-42 71 -40 82) M14 VDD B 18 VDD PMOS L=2u W=11u * M14 DRAIN GATE SOURCE BULK (-58 71 -56 82) M15 11 B VDD VDD PMOS L=2u W=11u * M15 DRAIN GATE SOURCE BULK (-78 71 -76 82) M16 13 C 11 VDD PMOS L=2u W=11u * M16 DRAIN GATE SOURCE BULK (-70 71 -68 82) M17 10 A VDD VDD PMOS L=2u W=11u * M17 DRAIN GATE SOURCE BULK (-50 71 -48 82) M18 18 A 13 VDD PMOS L=2u W=11u * M18 DRAIN GATE SOURCE BULK (-62 71 -60 82) M19 VDD A 11 VDD PMOS L=2