高速电路作业

1、高速电路设计信号完整性分析 1.1 层叠设计 为保证信号有较好的信号完整性以及抗干扰能力，本设计采取 6 层板设计，层叠结构如下： 图 1 项目 PCB 层叠设计 如图所示，采取双地层的层叠设计方法以尽量满足关键信号线就近接地，地层与电源层相邻以减小电源阻抗，提高电源的稳定性，信号层与地层邻近，信号层阻抗可控，EMI 问题也得到有效控制，使信号保证较好的完整性18。 1.2 布局要点 系统 PCB 预布局时按照区域划分>混合器件摆放>模拟、数字器件摆放>旁路电容摆放的顺序，执行按页摆放的方式（实际每页地设计按照功能划分，如 ADC 模块DAC 模块电源模块时钟模块等），系统

2、PCB 预布局如下： 图 2 硬件设计 PCB 预布局 布局所考虑的要点包括：晶振电路靠近时钟缓冲及分配芯片；旁路电容靠近IC 芯片；参考电压引脚 VCM 等敏感信号引脚远离高频信号走线；数模分区等。 1.3 过孔问题 由于过孔在传输线上表现为阻抗的不连续点，一般比传输线阻抗低 12%左右，会产生细微的反射现象 寄生电容会延长信号上升时间，降低电路速度，需增大过孔与铺铜区距离，减小焊盘直径减小；寄生电感会削弱旁路电容的贡献，使得电源系统滤波效果变弱，需减小过孔长。因而，通常，电源与地线的过孔采用大尺寸以减小阻抗，信号走线采用较小的过孔，同时可通过过孔并联减小电感，添加接地过孔等措施以保证信号完

3、整性，实际设计中应尽量减少过孔，采取更薄的层叠设计。 1.4 走线要点 对于普通走线，尽量不走直角，避免直角走线所产生的阻抗变化产生反射现象，虽然直角走线产生的容性效应较小，但一般不采用，如下图所示，不同的走线会产生线宽变化： 图 3 不同走线对线宽的影响 线宽的变化会产生阻抗突变从而产生反射现象，因而第四种走线法效果最好，造成的反射现象不明显。 对于差分走线，需追求的目标为“等长、等距”，等长使得差分信号时刻保持极性相反，减少共模分量；等距则使两者差分阻抗一致，减少反射。为减小串扰，差分线也需要尽量短，尽量靠近。差分线尽量不要跨层，以免引入其余因素影响信号质量。差分线等长匹配比等间距更为重要

4、。 对于蛇形走线，主要目的为延时设计，但会严重影响信号质量，设计时序注意其参数以尽量减小蛇形走线对信号完整性的影响。如增大平行长度以减小耦合，减小耦合长度以减小串扰等，对于高速信号的关键走线，尽量不采取蛇形走线。 2 布局前仿真 本节主要针对实际系统中的关键网络进行拓扑提取仿真，反复修改传输线参数，综合考虑从找出最优化参数配置，并设置约束，对信号质量不好的网络采取端接等相应措施。 2.1 仿真前的准备 预布局后，在进行 SI 仿真前，需要对 PCB 板做好准备并对 PCB 板进行一些设置，需要准备好器件的 IBIS 模型：主要从官方网站下载并利用 Model Integrity将其转换为 Ca

5、dence 仿真所能识别的 DML 文件，分立元件的模型可以在模型分配时直接由软件，建立好模型库。完成 PCB 板叠层参数设置、DC 网络的属性设置、器件属性设置(CLASS 和 PINUSE 属性)、信号模型分配等。其中 PCB 板叠层参数设置在前仿真中，由于没有布线信息，可以在前仿真时不设置，但在后仿真时，由于此时要对实际布线结果进行仿真，因此必须对板叠层参数进行设置。 2.2 关键网络仿真分析 对于本设计，主要的关键网络包括时钟网络，数据网络以及配置信号网络，这些网络的信号完整性直接影响着 ADC/DAC 的工作性能，也对整个系统设计的稳定性有着重要影响。时钟线为差分线，其布线要求较高，

6、因而对其仿真后制定约束修改设计以保证其特性十分重要。对各个关键网络的设计介绍与仿真分析如下： 2.2.1 时钟缓冲芯片 CDCV304 到 FPGA 信号网络分析： 整个系统的各种时钟，都是由有源晶振产生，经时钟缓冲芯片到达 FPGA 后，经 FPGA 软件倍频产生时钟，因而由时钟缓冲芯片到 FPGA 的时钟输入对于整个系统的时钟质量有很大影响，对其信号完整性的仿真十分必要。提取其拓扑如下 ：图 4 CDCV304 到 FPGA 时钟网络修改前拓扑 如上图所示，观察到 U12 的 L1 与 U11 引脚 I/O BUFFER 处模型显示为Unknown,这显示出 FPGA 的 IBIS 模型存

7、在问题，修改后提取拓扑如下： 图 5 CDCV304 到 FPGA 时钟网络修改后拓扑 对上述拓扑执行反射仿真，结果如下： 图 6 时钟缓冲芯片到 FPGA 网络反射仿真（30MHz） 如图所示，由于串联端接了 47 欧姆电阻，时钟信号为 30MHz 时，信号具备较好的完整性。 2.2.2 AD 时钟输入网络分析： 由于 AD 芯片 LTC2285 采样频率最高可达 105MHz，同时时钟网络也为差分网络，时钟信号的完整性直接影响 ADC 芯片的工作。在本设计中，AD 时钟主要来源为由低频晶振输入 FPGA 后，FPGA 通过 DDC 软件倍频后由锁相环输出，再经由时钟缓冲芯片 AD9513

8、到达 AD 芯片 LTC2285，分为 FPGA 到 AD9513 以及AD9513 到 LTC2285 两段。其拓扑分别如图 7 和图 8 所示 图 7 FPGA 到 AD9513 的拓扑 图 8 AD9513 到 LTC2285 的拓扑 针对以上拓扑进行反射仿真，驱动源端时钟频率为 105MHz 的方波时的反射仿真波形如下图所示（为直接分析线上的信号，忽略焊盘信号）：图 9 FPGA 到 AD9513 的时钟网络反射仿真 如上图所示，加粗为 AD9513 接收到的信号，相同颜色为一条线的信号。信号线上波形质量较好，只有较小的反射问题（0.1V 左右），共模信号较小。对于此段路径，只需保证布

9、线时平行长度不要过长、间距不要过近即可。 对于 AD9513 到 LTC2285 的时钟网络反射仿真，结果如图10。图 10 AD9513 到 LTC2285 时钟网络反射仿真 其中加粗的为接收端信号，同色表示同线。由上图可见，时钟信号出现了严重的信号完整性问题，波形质量很差，为较好地解决此问题，我们需要采取合理的端接策略。 由于 LTC2285 的时钟输入为差分输入，根据拓扑提取的特征阻抗，考虑紧密耦合情况下，由 LTC2285 的数据表可查出，其时钟输入的差分阻抗为 100Ohm，则奇模阻抗为 50Ohm，采取 T 型端接法，R1为 50，R2为 2.5，源端的串联电阻 R19，R20 采

10、取多值扫描仿真，最终取得最佳值即过冲与下冲均为最小，则两电阻均取 50Ohm。 图 11 R19 与 R20 的最佳值提取 图 12 AD9513 到 LTC2285 T 型端接后的反射仿真 图中加粗为接收端时钟信号，由上图可见，采取 T 型端接策略后，AD 时钟信号网络的信号质量得到了大大改善，同时，也满足 LVDS 信号接收端在 350mV 左右摆动的要求。与此同时，对差分线信号设置约束，具体如下：图 13 时钟差分线约束设置 2.2.3 AD 数据总线分析 对于 AD 的 B 通道数据总线，由于 Cadence 一般只能提取单个网络拓扑仿真，所以采用其 APPEND 工具合并三条相邻的信

11、号线的拓扑，为考虑其串扰，将传输线设为耦合线，如下：图 14 ADC B 通道第 11、12、13 位数据线的拓扑 假设第一条线与第三条线均为干扰源，分别为 01010101 和 10101010，而第二条线为受害线，保持高电平。对于耦合长度为两段 1000Mil，间距为 8Mil 的传输线作串扰仿真，其值为 5.95mV<0.165V(5%*3.3V 信号摆幅的 5%)，可见，信号线间串扰较小，原因为设计时串联端接了电阻，有效减小了反射的结果。 图 15 ADC B 通道第 11、12、13 位数据线 当耦合长度加大为 1800Mil，去掉串联端接电阻，数据线仿真如下： 图 16 去掉

12、端接电阻，耦合长度增大时的串扰仿真 由上图可见，当耦合长度过长且忽略反射问题对串扰的影响，信号线间的串扰大大加大，达到了 14.96mV，由此，需对此网络设置约束驱动，如下图： 图 17 对 ADC 数据总线布线的约束 2.2.4 FPGA 与配置芯片控制信号网络仿真 FPGA 配置芯片与 FPGA 之间互连的信号完整性直接决定 FPGA 的工作情况，因而也是关键网络之一。本设计 FPGA 与其配置芯片间的连接模式如下：图 18 FPGA 配置芯片与 FPGA 之间的连接方式 如上图所示，采取的主要模式为 JTAG 编程模式连接。 为观察几条线间的时序与数据关系，采取协同仿真，其中 DATA

13、表示由配置芯片向 FPGA 的配置数据，DCLK 上升沿锁存。nCS 及 nCSO 线上传输 FPGA 配置完成的信号，DCLK 为由 FPGA 产生的时钟信号用于锁存 DATA 线上的数据。ASDI 在 AS 模式下是专用输出脚，在 PS 和 JTAG 模式下可以当 I/O 脚来用。提取 DCLK，NCS，DATA 三条线的拓扑如下： 图 19 FPGA 与配置芯片间控制信号线与数据线拓扑 图 20 FPGA 与配置芯片间控制信号线与数据线反射仿真 对于 JTAG 模式，时钟频率可以设置为 10MHz，33MHz，50MHz，66MHz，对于 50MHz 的 DCLK 做仿真，磁珠相当于电阻

14、，由上图可见三条线上都存在着严重的信号完整性问题，对三条线分别采取端接策略，对于时钟线，采取源端串联端接，数据线采取并联端接，控制线采取并联端接，仿真波形如下：图 21 端接后仿真 如上图所示，同色为同线，加粗为接收端，进行端接后信号质量得到了大大改观。 2.2.5 DA 时钟网络分析 DAC 最高工作频率可达 500MHz，DAC 部分连接如下图： 图 22 DAC 时钟电路原理图 如上图所示，DAC 的时钟为 LVDS 差分时钟，需为其提供 400mV 的偏置，偏置网络引入的噪声将决定 DAC 的性能，故而此网络的信号完整性问题十分重要。对设计的原始提取的拓扑如下：图 23 DAC 时钟线

15、拓扑 按照原始拓扑仿真结果如下： 图 24 DAC 时钟线仿真 由上图可见，共模信号分量较大，信号质量受到了严重的破坏，并且发现引脚连接出现了错误匹配，同时，由于电路中存在交流耦合电容，仿真遇到了一些问题，采取戴维南端接策略后，在保留交流耦合电容的情况下，修正的拓扑变为 ：图 25DAC 时钟网络修正后的拓扑 对其进行反射仿真，结果如下：图 26 带耦合电容的反射仿真 由上图可见，由于交流耦合电容的存在，信号存在一定的漂移与变形，而去掉耦合电容后电路仿真波形如下: 图27 去掉耦合电容 DAC 时钟网络反射仿真图 由上图可知， 加粗的信号为 DAC 接收到的时钟，细线为源端时钟，为了抑制反射等

16、噪声，需在源端采用串联电阻，去掉耦合电容后，电路信号质量良好，原因是由于 Sigxplorer 中无法对电容初始状态进行设置，从而造成了波形的偏移与变形，采用 HSPICE 模型仿真也能较好地解决此问题，但这里不作讨论。 3 布线后拓扑提取与验证 按照仿真结果指导约束布局布线后，为进一步验证端接策略以及关键网路信号的完整性，必须对系统进行后仿真验证，后仿真验证需设置好层叠设置与电源网络，通过探针提取，后仿真过程中可能会出现不收敛的问题，设计仿真时间为固定时间段即可，布线后系统 PCB 如下图： 图 28 布局布线后 PCB 示意图 同样对前仿真所提取的各个网络分别做后仿真验证结果如下： 3.1

17、 时钟缓冲芯片到 FPGA 网络后仿真图 29 时钟缓冲芯片到 FPGA 网络后仿真拓扑 对其执行反射仿真，结果如下 图 30 时钟缓冲芯片到 FPGA 后仿真结果 由上图可见，为了保证晶振尽量靠近 FPGA，信号网络跨了层，因而信号呈现可容忍的轻微振荡，对信号的完整性没有太大的影响，时钟信号仍能保持较好的特性。 3.2 AD 时钟信号网络后仿真 图 31AD 时钟网络布线后提取的拓扑 图 32 布线后 AD 时钟网络仿真 上图中加粗为接收端信号，差分时钟信号在驱动端为 1.331V，在接收端为0.676V，时钟保持了较好的信号完整性，同时，由于较好的匹配了时钟线的长度并考虑串扰等因素，使得差

18、分时钟线适度的靠近并使差分时钟线尽量的短，使其远离噪声敏感的 Vcm 线，仿真结果表明，AD 时钟具有较好的性能。 3.3 AD 数据总线后仿真 图 33 布线后数据总线仿真拓扑 此拓扑为分别提取各数据信号线并 APPEND 在一起的拓扑图，此拓扑无法仿真，必须直接由某条数据线生成串扰仿真报告图，具体如下：图 34 布线后数据总线串扰仿真 如图所示，实际布线后，数据线间的串扰幅度十分小。CH13 信号线上的信号质量如下：图 35 ADC 第 13 位输出信号线反射仿真 图示表明信号在高频时钟的驱动下沿传输线传输时保持了较好的完整性，信号失真幅度较小， 传输线间的串扰得到了较好地控制。 3.4 FPGA 与配置芯片控制信号网络后仿真图 36 FPGA 与配置芯片间信号网络