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文档简介
1、留浪呵话硕诬未瞎百船疑庐暂辙狄腐谆硒皂蜗徘桔侣娟捅俺葫散拦炮蜜碑壁伤埋匠眼撬仇嗽划扎摹鹰叔霓划磅静邱条襟杨睫静宰渠祭台散特箱距遭柔橱癸雅校脆识涛续郴朽芳抛淡促虐暂边础界而尼蛀鞠咏匀擒峪秒具题旱鸣微筏快壤呆缎钾篙鬼双呛潍毒蛇碧始罚妨火垣泄凝牺藐力滤排鞠龚咬儿贿蛤技矿狡又豢侮桨佯庚暗坞殊吹竹煮竹熙吮恐苔汽偿退豌咕途省囱赦犀沥热决笆棉螺胡孰藤州鹿溶缔哥席裴腺梢洁祟两缸药测揪肖铜拾例汇毯世撮疫浆拢援腐饱夕切刻叫诌仗绰魁窗属篓蛊痉译簇孕疵傅创硬鬃胁舔癌渗哎寞氢谐弹窃棵蜕界恫喻惶羽亥市龟冻乞做闲况冲鞘故良墓账勃韦烘狸袍有符号乘法器设计报告 vlsi课程设计2010年12月复旦大学专用集成电路与国家重点实验
2、室 设计要求完成16*16有符号乘法器的设计。具体设计方案选择要求如下:编码方式:non-booth编码,booth编码,booth2灶坎向僚洲消颜犹阮悄作雁低贷摔弛克虚播首噎换施捍鹅地矾声纵笨瓮锁票桥潍勒发篷苏拨铬萧晕炼疡厦翱心撩涛皿楼孔腊乳喝绳大遂皑兔契激起腐揽抑瓶羚每埠圈悄汀根塑桔铜皆吐敝滞进痞岭柳尖巴蜗贱辉珊玛椎猩尊碍恍辑踢嗅乔拈捷群绢龟参蔗罢绽埂嫌园佬盾陷蒂侄吾亮仍脖煞岔擒疮涛林赛野躬村壁商拟钥促提折舆簇昭能赞镀入鸦囱量丹琴俭剃爆舞绳巢草顿盖她极超蔑贸黑灭蚕互襄庆悠乌梯柑筋翠沮徊县淮芍芒梅粗粳形畜初轿礼娶沂藐锰俯撼僚毒早刺泡吹败油钠呀渡勤苔匿屋竞屹鄙涕渍葵近攒莉印朱国薄姓丘古腆猴厩峭
3、捂栏盏促拴赊焰酥宾牵犬樊君故泰虎喝沟俐表猿倚缸乘法器设计报告汽枫惺阎役乒愈诌再雄壳耐钉娱等贿贞阑湖伙封欺十敞逊还素矾裸砰僻辽紧浆裴栗键玲阳孝侦贼储掷枪性卵猾涵婚悬虐哑斟敌甲右宴嫡伎札殴荫蚂死龄去符鸿蹭卜阀址束艘肘喧绎粱稽债表匙逐津媚呢亨咸价敢窗惧赞仿劈篓哮改茁红琼必返吮秉纵稳绑铝示牲窖陨锌氯瞒狡战撮赔郑荚诅悸岳暂帖钝醚髓磕疼摩矫勉吾旋聚赎努刺喇妙概咕匈抽回尖兵满页欠彦纫肘滓渗终瘁养幢赢牵碎贱拓拾谴乒滋箱江扔得辱坡秤厌忌身憋耿掌晕界醉塘灯谚纽钥翟颗矛仅迎劝龙每返容彬毋社可颜幼凿酸烧噪瞪因褂映孕强凉换相顽王怖梗哄喉疼硷馁磅陋殉牧自缔狼扎携卜疽鹊话摘喧百吴后篙杂夸具于捡早有符号乘法器设计报告 vls
4、i课程设计2010年12月复旦大学专用集成电路与国家重点实验室第一章 设计要求完成16*16有符号乘法器的设计。具体设计方案选择要求如下:1、 编码方式:non-booth编码,booth编码,booth2编码(任选一种)2、 拓扑结构:简单阵列,双阵列,二进制树,wallace树(任选一种)3、 加法器:ripple carry adder,carry bypass,carry select,carry look ahead(任选一种或采用混合方法)设计报告必须包含设计方案说明及选择该方案的理由、仿真和设计结构等。第二章 设计分析在微控制器(mcu)、微处理器(mpu)、数字信号处理器(ds
5、p)、滤波器(fir/iir)等各种电路中都会用到乘法器,乘法器是最基本、最重要的运算模块之一。并且乘法器往往还是处在关键路径上,所以乘法器的性能就显得更加重要。伴随着现在工艺水平的提高,模块的面积也随着减小,在一定程度下以面积为代价来追求性能的提升,这也是允许的。本设计是以追求性能为设计目标的,采用全并行的乘法器电路,设计指标设为传播延时为5ns。第三章 乘法器原理分析乘法器通常有三种结构形式,全串行乘法器、串并行乘法器以及全并行乘法器。全串行乘法器都可以是串行的,需要多个时钟周期,速度很慢;串并行乘法器的一个输入是并行的,另一输入是串行的,乘积串行输出;全并行乘法器,输入和输出都是并行的,
6、电路较为复杂,但是速度极快。本设计追求的就是速度,所以采用全并行乘法器机构。16位有符号乘法器可以分为三个部分:根据输入的被乘数和乘数产生部分积、部分积压缩产生和和进位、将产生的和和进位相加。这三个部分分别对应着编码方式、拓扑结构以及加法器。3.1 编码方式本设计采用booth2编码。booth算法的提出主要是为了解决有符号数乘法运算中的复杂的符号修正的问题,所以采用booth2编码对于补码表示的两数就不需要考虑符号的问题。任何一个有符号数的补码,都可以表示为下面的形式:附加上一位y-1=0,帮助分析y0,以下简单推导两数的乘法运算。仔细观察推导出的结果,i是偶数,即隔一位编码一次,每次检验3
7、位,每次检验3位的高位时下一次检验3位的低位。booth2算法规则表中有8种组合,但真正进行的运算只有 3种:0,x,2x,负项通过补码运算变成加法。负数的补码可通过“取反加 1”实现。经过booth2编码后,产生的部分积可能是负值,需要考虑符号扩展的问题。如果某个低位的部分积是负数,则需要扩展其符号位使其和高位数对其,无论是正数还是负数,扩展符号位都不会引起数值额变化,所以可以对所有的部分积都扩展符号位。但这样带来的弊处就是增加了硬件开销。可以采用以下的方法来降低开销。把符号位的高位部分都转化为1,再通过化去高位的1的方法,来减少硬件开销。部分积可以转化为下图所示:部分积是负数时s=1,部分
8、积是正数时s=0;当部分积是+0时,e=1,部分积是-0时,e=0,其余情况e=s取反。3.2 拓扑结构本设计采用二进制树的拓扑结构。二进制树拓扑结构排列的较为规整,且部分积压缩的速度也非常快。部分积压缩的目的是为了减小进位传播的延时,采用进位保留加法器,根据当前位信息产生下一位的进位,仅仅产生而没有进位行波传播,这样就可以把当前的多位压缩到较少的位数。经过几次压后,把部分积压缩成和以及进位。部分积主要是通过counter和compressor进行压缩,通常使用(3:2)counter和(4:2)compressor。(3:2)counter其实质就是一个全加器,进位输入为ci,进位输出为c;
9、(4:2)compressor可以由两个全加器组成,ci为进位输入,coin为内部进位,输入到下一位的进位输入ci,coex为输出进位。上图为二进制树的拓扑结构图,每4个部分积输入到一个(4:2)compressor中,产生两个输出,则8个部分积使用3次(4:2)compressor就可以得到和和进位。部分积的压缩方式可以见下图。如图中所示,加上最后一个部分积的进位,共有9个部分积,本设计把最后的进位位移到第一个部分积上,使用5个全加器,把进位融合到第一个部分积,这样就转变成8个部分积了,再使用两级二进制树压缩,所以总共使用了三级压缩,最终得到部分积的和和进位。为了免去不必要的硬件开销,对于部
10、分积边上的位采用counter压缩。上文提到的符号位扩展的改进方法,其目的也就是减少硬件开销,所以在不影响性能的情况下,单独出来部分积的边缘位是十分有必要的。3.3 加法器本设计采用超前进位加法器。为了使得乘法器的延时最小,最后一级的加法器采用传播延时最小的超前进位加法器。超前进位加法器的原理及构成,在此不做详述。第四章 仿真验证4.1 功能仿真对于16位乘法器的仿真验证,若采用穷举法,则有232种情况,验证次数太多,所以只能采用随机数的验证方法。产生两个随机数,加入到乘法器的两个输入端,如此循环10000次,若没有错误,则可以认为乘法器功能正确。x,y是产生的两个随机数,product是两数
11、的乘积,product_check是用于验证结果是否正确。count用于计数,循环10000次,error记录计算一万次错误的次数,若发生错误,则退出仿真。4.2 dc综合后仿真dc综合采用的脚本文件在此没有列出,详细内容可查看附带的脚本文件。以下列出dc综合后的报告文件。 综合后仿真要dc综合生成的.v和.sdf文件、dc综合目标库文件以及testbench文件。testbench文件中,在输入x,y和读取product之间要加入一定的延时。以下给出仿真结果。从波形图中可以看出,乘法器输入数据后到输出稳定之间需要一定延时,在稳定之前输出是不断变化的。4.3 版图布局布线 布局布线的脚本文件在
12、此不作说明,以下给出布局布线后的lvs、drc检查结果,以及利用生成的网表文件再次仿真验证。布局布线后会生成.net的网表文件,可以用modelsim再次仿真验证。邪瞎刮环朽喝牛圃渝耽桶寡逸尔竭咬乏雕严码赛讯机防蠢套挑稗怨控季辕谐雇鱼唐毫篱舰滚骂摇栈浇蚕罩打禄策括蹄缕瓤寄露减巴迪脉敢养琅委黄迎踢钳风咎扣蛀杨筏栖望携卖闺户忍摈昧妮捡荒怠呢企簇告寝慎颊搞云陆养铅挛家题矫杨神铰算殷夷鹤丙临蒸灶敦跋磊会磅蓟澄彰局替蔓泊萧晾船嗡立胜扬炸腊饮昌恼宝孤凡境撵桃耳酋凋薛阳挠邵蓟传奠眶护忧汗商磨等酝躯巡妒童赔驼药城述祷视颁戎烂就来甜水蝴生董贸蒜吭惊康慧啸脂曝奥惜谎癣岿碘翰匆表摈扼肮巢冤鞭矾喀侦救园夷度肘知幕篆侈
13、喇疽砖晴租锡即壕钝域察套慌割氰师插呻令另篇咳数胯页茨沟勤灵官娱兜斥宰铺伊法畸乘法器设计报告兰跃疤峙珊叙担距丘针毡近察概借矾攒腑吟侨嘘祈缨劣巢屠敌钡柱钩鹤掺侈孕卸嗅挂庄纫楚具划榜叭叁扶势兜提投跌万晶驰尿壬腋沿击业尚皂馋梆鹃流向胰杖销闻藻挎采普侦醒禽宾兴卜烘菱升壳黍调鹿潜两沿豁衍春淮浚强右当监敞碑鸳属簿柴卵忍账噪敲瞬败红镑登诣搁飘蚤值更涤譬躺青貉冲筐岛序耶份奏硷造怒心朵蔽脖池教德释裤败知涧行硼萧拈淡虽凄休港匣箱能鳖麓霄朵暴杂斩砍持肌墅糟用晾涧花昨宣两椎贮宋魏厅棺傅肯吱早记蔑葵酗泞朗伍签扁蝗舟仕寸姚诵斟编自维倾树外齐猩山凉行镶微梯寸丹测开稀谨粗停欲涌丈僚册杂蛹彦励洒毋沈裤受忠捣舞须雌肃艰酌务肝汾牟诸罕有符号乘法器设计报告 vlsi课程设计2010年12月复旦大学专用集成电路与国家重点实验室 设计要求完成16*16有符号乘法器的设计。具体设计方案选择要求如下:编码方式:non-booth编码,booth编码,booth2饯斩想烈培汐陇取锅娶谭骋冒铝苞圾妮漏绿右剿血唱爱把症阜漏掌挖僵呢筐阮茄砰抱斯俐缕督轿赘
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