基于FPGA的病房呼叫系统的设计

1、基于fpga的病房呼叫系统的设计基于fpga的病房呼叫系统的设计中文摘要： 病房呼叫系统，顾名思义，是病人在医生与护士不在的情况下病人找寻医生寻求帮助的系统。该病房呼叫系统是基于fpga的，通过fpga设计的不同设计方法的比对，最后采用的模块化设计，vhdl语言与原理图相结合的方法进行设计。充分利用了fpga的可编程能力与vhdl语言的课移植性和原理图编辑的直观性等优点。来实现病房呼叫系统的功能实现。关键字：病房呼叫，系统，fpga，模块，vhdl1 原理 假设有8个病房，即有八个信号输入，同时要有时间显示与声音提示。这在病房呼叫系统中是必不可少的。八个模拟病房呼叫输入端，假设一号优先级最高，

2、依次递减。当有一个信号输入时，其所对应的led灯亮，并有提示音与时间和病房号显示，开始5秒伴随提示音，5秒后自动关闭提示音，在3分钟内如无应答，则在3分钟后发出警报，持续时间为5秒。当有多个信号同时输入时，病房呼叫系统选择优先级最高的进行显示时间，病房号与声音提示，其他的均只显示其对应的led，并无时间显示。5秒声音提示以后3分钟内如无应答，再次发出警报。如在3分钟内有应答，则显示下一个病房的病房号与时间，同样当计时器的时间超过3分钟时报警，如在3分钟内有应答则显示下一个，以此类推。原理图：2 方案论证 我对这个设计开始和现在所用的设计不同的方案，但在顶层设计时发现并不好实现，中间的信号太多太

3、庞杂，连接起来比较复杂，但在后续编辑中没有预期的效果，在多次调试仿真中无法得到想要的结果，所以我选择了排除错误，首先从自身下手，对每个模块进行单独设计，利用vhdl语言的可移植性，应用原件例化语句将模块连接起来，通过例化后的电路图与原理图进行比较，看是否有连错等问题。3 模块的划分及各模块的功能实现3.1 模块的划分l 对病房呼叫的信号进行存储并处理信号，这就需要一个对信号进行存储的锁存器；l 对发出的信号进行优先选择，就需要一个数据选择器；l 对时间控制信号的优先选择，使数码管可以显示优先级最高的信号时间，又需要一个数据选择器；l 显示时间，并对其进行计时，需要一个计时器；l 用七段数码管显

4、示时间，需要一个可以驱动七段数码管的显示器；l 蜂鸣，就需要一个蜂鸣器；l 在设计变成的过程中，计时器与蜂鸣器的位宽不同，有需要一个转换连接的连接器。即分为锁存器、数据选择器、时间选择器、计时器、显示器、蜂鸣器与连接器几个模块组成。3.2 模块的功能实现：3.2.1 锁存器： 由于有8个病房，所以设计8个输入信号且高电平时为信号输入，另外考虑到时间模块显示的是当前等待时间，所以决定时间显示当前等待时间为最好，所以在所存模块，把复位加到锁存模块，高电平的时候表示复位不工作，低电平的时候表示复位。锁存器的一个输入信号与led灯相连，使得有呼叫信号时，与病房相对应的灯亮。另外一个相同的输出信号连接数

5、据选择器对信号进行选择，还有一个相同输出信号控制计时模块中的sp信号。 程序： library ieee;use ieee.std_logic_1164.all;entity suocunqi is port( rest:in std_logic_vector(7 downto 0); 输入信号 sin:in std_logic_vector (7 downto 0); sout1:out std_logic_vector(7 downto 0); sout2:out std_logic_vector(7 downto 0); 三个相同的输出 sout3:out std_logic_vecto

6、r(7 downto 0);end suocunqi;architecture bhv of suocunqi is signal sout:std_logic_vector(7 downto 0); begin process(rest,sin) begin if rest(0)='1' and sin(0)='1' then sout(0)<='1' else sout(0)<='0' end if; if rest(1)='1' and sin(1)='1' then sout(1

7、)<='1' else sout(1)<='0' end if; if rest(2)='1' and sin(2)='1' then sout(2)<='1' else sout(2)<='0' end if; if rest(3)='1' and sin(3)='1' then sout(3)<='1' else sout(3)<='0' end if; if rest(4)='1'

8、; and sin(4)='1' then sout(4)<='1' else sout(4)<='0' end if; if rest(5)='1' and sin(5)='1' then sout(5)<='1' else sout(5)<='0' end if; if rest(6)='1' and sin(6)='1' then sout(6)<='1' else sout(6)<='

9、0' end if; if rest(7)='1' and sin(7)='1' then sout(7)<='1' else sout(7)<='0' end if; end process; sout1<=sout; sout2<=sout; sout3<=sout;end architecture bhv;功能仿真：复位后的波形3.2.2 数据选择器由设计要求，数码管要显示优先级最高的病房的呼叫信号，所以我们须对病房呼叫信号进行选优，还考虑到对时间的优先级的问题，所以设计两个选择输出信号

10、。程序功能部分按优先病房好顺序依次输出bcd码代表的1、2、3、4、5、6、7、8。程序：library ieee;use ieee.std_logic_1164.all;entity huanyou isport(sout:in std_logic_vector(7 downto 0); you1:out std_logic_vector(3 downto 0); you2:out std_logic_vector(3 downto 0);end huanyou;architecture bhv of huanyou is signal you:std_logic_vector(3 down

11、to 0); begin process(sout,you)对病房号进行选择begin if sout(0)='1' then you<="0001"else if sout(1)='1' then you<="0010"else if sout(2)='1' then you<="0011"else if sout(3)='1' then you<="0100"else if sout(4)='1' then

12、you<="0101"else if sout(5)='1' then you<="0110"else if sout(6)='1' then you<="0111"else if sout(7)='1' then you<="1000"else you<="0000"end if ; end if ; end if ;end if ; end if ; end if ; end if ; end if ;end pr

13、ocess;you1<=you;you2<=you;end architecture;功能仿真：通过选择，选出优先级最高的，这里为3号病房3.2.3 时间选择器：考虑到复位键一一对应的问题，我们的计时器又只用了一个，显示当前最优先病房的等待时间，所以时间选择器连在数据选择器的后面以及八个位宽的复位信号相连，然后通过数据选择器，使得输出地复位信号为当前最优先的病房所对应的复位信号。锁存器的一个输出信号也在这时进行优选，选出来的优先级最高的信号与计时器中的sp信号对应。程序：library ieee;use ieee.std_logic_1164.all;entity huanyou2

14、 isport(rest:in std_logic_vector(7 downto 0); you1:in std_logic_vector(3 downto 0); sout3:in std_logic_vector(7 downto 0) ; zq:out std_logic;对应计时器sp lj:out std_logic);对应计时器的restend huanyou2;architecture bhv of huanyou2 is begin process(you1)begin if you1="0001" then lj<=rest(0);else if

15、you1="0010" then lj<=rest(1);else if you1="0011" then lj<=rest(2);else if you1="0100" then lj<=rest(3);else if you1="0101" then lj<=rest(4);else if you1="0110" then lj<=rest(5);else if you1="0111" then lj<=rest(6);else if

16、you1="1000" then lj<=rest(7);end if; end if; end if;end if; end if; end if; end if; end if;end process;process(sout3)beginif you1="0001" then zq<=sout3(0);else if you1="0010" then zq<=sout3(1);else if you1="0011" then zq<=sout3(2);else if you1=&quo

17、t;0100" then zq<=sout3(3);else if you1="0101" then zq<=sout3(4);else if you1="0110" then zq<=sout3(5);else if you1="0111" then zq<=sout3(6);else if you1="1000" then zq<=sout3(7);end if; end if; end if; end if; end if; end if; end if; end if

18、;end process;end architecture;功能仿真：3.2.4 计时器：由设计要求计时用四个数码管显示mm，ss，所以时间方面采用的是以秒进位，实验箱中频率为20mhz，所以选择了0：20000000即一秒的分频，另外由于有呼叫信号，sp=1，我们得立即即使，所以定义了每个1秒之内出现一个上升沿，当上升沿到来时时间加计1s，另外mmss之中前一个m代表的是分的十位，后一个代表的是分的个位，前一个s代表的是秒的十位，后一个s代表的是秒的个位。程序一和程序二的功能相同，程序一采用两个process语句，程序一只用了一个process语句，但在顶层设计时程序一中的第二个proces

19、s语句没有执行，所以在顶层设计中采用的是程序二。程序一：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity time isport(rest,sp,clk:in std_logic;second1,second2,minitue1,minitue2:out std_logic_vector(3 downto 0);end time;architecture two of time issignal timeclk,mini:std_logic;signal sec1,sec2:std_l

20、ogic_vector(3 downto 0 );signal mini1,mini2:std_logic_vector(3 downto 0 ); beginminitue1(3 downto 0)<=mini1(3 downto 0);minitue2(3 downto 0)<=mini2(3 downto 0);second1(3 downto 0 )<=sec1(3 downto 0);second2(3 downto 0 )<=sec2(3 downto 0);process(clk,sp)variable cnt : integer range 0 to 2

21、0000000 ;beginif clk'event and clk ='1' and sp='1' then cnt := cnt +1;if cnt < 10000000 then timeclk<='1'else if cnt < 20000000 then timeclk<='0'else cnt :=0 ; timeclk<='0'end if; end if; end if;end process;process (timeclk,rest)beginif rest

22、='0' thenmini2 <="0000" mini1<="0000"sec2<="0000" sec1 <="0000"else if timeclk'event and timeclk ='1' thenif sec1<"1001" then sec1<=sec1+1;elsesec1<="0000"if sec2<"0101" then sec2<=se

23、c2+1;elsesec2<="0000"if mini1<"1001" then mini1<=mini1+1;elsemini1<="0000"if mini2<"0101" then mini2<=mini2+1;elsemini2<="0000"end if ; end if ; end if ; end if ;end if ; end if;ti<=timeclk;end process ;end two ;程序二：library ie

24、ee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity time1 isport(rest,sp,clk:in std_logic; ti: out std_logic; second1,second2,minitue1,minitue2:out std_logic_vector(3 downto 0);end time1;architecture two of time1 issignal timeclk:std_logic;signal clk12:std_logic_vector(3 downto 0 )

25、;signal sec1,sec2:std_logic_vector(3 downto 0 );signal mini1,mini2:std_logic_vector(3 downto 0 ); beginminitue1(3 downto 0)<=mini1(3 downto 0);minitue2(3 downto 0)<=mini2(3 downto 0);second1(3 downto 0 )<=sec1(3 downto 0);second2(3 downto 0 )<=sec2(3 downto 0);process(clk,sp)variable cnt

26、 : integer range 0 to 120 ;beginif (clk'event and clk ='1') and sp='1' then cnt := cnt +1;if cnt < 60 then timeclk<='1'else if cnt < 120 then timeclk<='0'else cnt :=0 ; timeclk<='0'end if;end if;end if;if rest='0' thenmini2 <=&quo

27、t;0000" mini1<="0000"sec2<="0000" sec1 <="0000"elseif timeclk'event and timeclk ='1' thenif sec1<"1001" then sec1<=sec1+1;elsesec1<="0000"if sec2<"0101" then sec2<=sec2+1;elsesec2<="0000"

28、;if mini1<"1001" then mini1<=mini1+1;elsemini1<="0000"if mini2<"0101" then mini2<=mini2+1;elsemini2<="0000"end if ;end if ;end if ;end if ;end if ;end if;end process;end two ;功能仿真： 功能仿真中用的是4分频秒 十位秒 个位分 十位分 个位3.2.5 显示器：显示器所要显示的就是优先级最高的呼叫病房的号码以

29、及呼叫等待的时间mmss，所以在模块的设计当中，我们用六个数码管依次显示当前最优先呼叫病房号和分的十位，个位，再一个数码管显示一横杠，和秒计位区分开来，再依次是秒的十位，秒的个位。程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all ;use ieee.std_logic_arith.all;entity display isport(clk:in std_logic; second1,second2,minitue1,minitue2:in std_logic_vector(3 downto 0

30、) ; you:in std_logic_vector(3 downto 0); disp,ledcs :out std_logic_vector(7 downto 0);end display;architecture one of display issignal clk_1k : std_logic ;signal data: std_logic_vector(3 downto 0);beginprocess(clk)variable cnt : integer range 0 to 20000;1k的扫描信号begin if rising_edge(clk) then cnt:=cnt

31、+1;if cnt <10000 then clk_1k<='1'else if cnt < 20000 then clk_1k<='0'else cnt:=0;clk_1k<='0'end if; end if; end if;end process;process(clk_1k)variable cnt2: std_logic_vector(3 downto 0);begin if clk_1k'event and clk_1k ='1' then cnt2 := cnt2 +1;if c

32、nt2 ="0001" then ledcs<="00010000"片选信号data<=minitue2;else if cnt2 ="0010" then ledcs<="00001000"data<=minitue1;else if cnt2 ="0011" then ledcs<="00000100"data<="1010"else if cnt2 ="0100" then ledcs<=

33、"00000010"data<=second2;else if cnt2 ="0101" then ledcs<="00000001"data<=second1;else if cnt2 ="0110" then ledcs<="00100000"data<=you;cnt2:="0000"end if ; end if ; end if; end if;end if; end if; end if;end process ;process (d

34、ata)begin case data iswhen "0000"=>disp<="11000000" ;0when "0001"=>disp<="11111001" ;1when "0010"=>disp<="10100100" ;2when "0011"=>disp<="10110000" ;3when "0100"=>disp<="10011

35、001" ;4when "0101"=>disp<="10010010" ;5when "0110"=>disp<="10000010" ; 6when "0111"=>disp<="11111000" ;7when "1000"=>disp<="10000000" ;8when "1001"=>disp<="10010000"

36、 ;9when "1010"=>disp<="10111111" ;横杠when "1011"=>disp<="10111111" ;横杠when "1100"=>disp<="11111111" ;when others =>null;end case;end process;end one;功能仿真： 扫描信号为4，时间输入为零，病房号为3病房号秒 个位秒 十位横杠分 个位分 十位3.2.6 连接器：由于各个模块成功之后进行顶层设

37、计时，计时器与蜂鸣器的位宽不相等，故设计一个连接模块，使得两块模版能够顺利衔接起。连接模块的输出部分和时间模块的mmss各部分相互对应，模块输出部分位宽的1512位与计秒的个位的30位对应，位宽的118位与计秒的十位的30想对应，位宽的74位与计分的个位的30想对应，位宽的30位与计分的十位的30为相对应。程序：library ieee;use ieee.std_logic_1164.all;entity sou isport(second1 : in std_logic_vector(3 downto 0); second2 : in std_logic_vector(3 downto 0)

38、; minitue1 : in std_logic_vector(3 downto 0); minitue2 : in std_logic_vector(3 downto 0); jishi : out std_logic_vector(15 downto 0);end sou;architecture one of sou isbeginjishi(15 downto 12)<=second1;jishi(11 downto 8)<=second2;jishi(7 downto 4)<=minitue1; jishi(3 downto 0)<=minitue2;end

39、 architecture one ;功能仿真：3.2.7 蜂鸣器：考虑到计时后发出5秒的提示声以及灯亮3分钟后进行报警，所以我设计的报警器模块和时间的连接模块是联系起来的，当输入为0001000000000000表示的是1秒，0010000000000000表示的是2秒，依次类推，当表示的时间是15秒时令蜂鸣器响，此时输出为低电平，表示的是蜂鸣器工作，当时间在6到3分钟之间的时候，编写程序另输出为高电平，此时蜂鸣器不工作。超过三分钟时再另蜂鸣器工作5秒，进行报警工作。程序：library ieee;use ieee.std_logic_1164.all;entity fengming isp

40、ort( bcd: in std_logic_vector(15 downto 0); ming: out std_logic);end fengming;architecture bhv of fengming issignal ing : std_logic;begin process (bcd)begin if bcd="0000000000000000" then ing<='1'else if bcd="0001000000000000" then ing<='0'else if bcd="

41、0010000000000000" then ing<='0'else if bcd="0011000000000000" then ing<='0'else if bcd="0100000000000000" then ing<='0'else if bcd="0101000000000000" then ing<='0'else ing<='1' if bcd="0000000000110000&quo

42、t; then ing<='0'else if bcd="0001000000110000" then ing<='0'else if bcd="0010000000110000" then ing<='0'else if bcd="0011000000110000" then ing<='0'else if bcd="0100000000110000" then ing<='0'end if ; end

43、if ; end if ; end if ;end if ; end if ; end if ; end if ;end if ; end if ; end if ;ming<=ing;end process ;end architecture ;功能仿真：5秒以后蜂鸣器不工作15秒时间内蜂鸣器工作3.3 整体程序采用原件例化语句将每个模块集合起来library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xitong is port (sin_ain : in std_logic_vec

44、tor ( 7 downto 0 ); rst_ain : in std_logic_vector ( 7 downto 0 ); clk_ain : in std_logic; ming_out,l: out std_logic; scout: out std_logic_vector(7 downto 0); ledcs_out : out std_logic_vector ( 7 downto 0 ); disp_out: out std_logic_vector ( 7 downto 0 ); end xitong;architecture f1 of xitong is compon

45、ent suocunqi port ( rest:in std_logic_vector(7 downto 0); sin:in std_logic_vector(7 downto 0); sout1:out std_logic_vector(7 downto 0); sout2:out std_logic_vector(7 downto 0); sout3:out std_logic_vector(7 downto 0) );end component;component huanyouport (sout:in std_logic_vector(7 downto 0); you1:out

46、std_logic_vector(3 downto 0); you2:out std_logic_vector(3 downto 0);end component ;component huanyou2port (rest:in std_logic_vector(7 downto 0); you1:in std_logic_vector(3 downto 0); sout3:in std_logic_vector(7 downto 0) ; zq:out std_logic; lj:out std_logic);end component ;component timeport (rest,s

47、p,clk:in std_logic; ti: out std_logic; second1,second2,minitue1,minitue2:outstd_logic_vector(3 downto 0);end component ;component souport (second1 : in std_logic_vector(3 downto 0); second2 : in std_logic_vector(3 downto 0); minitue1 : in std_logic_vector(3 downto 0); minitue2 : in std_logic_vector(

48、3 downto 0); jishi : out std_logic_vector(15 downto 0);end component ;component fengmingport (bcd: in std_logic_vector(15 downto 0); ming: out std_logic);end component ;component displayport (clk:in std_logic; second1,second2,minitue1,minitue2:in std_logic_vector(3 downto 0) ; you:in std_logic_vecto

49、r(3 downto 0); disp,ledcs :out std_logic_vector(7 downto 0);end component ;signal a : std_logic_vector ( 7 downto 0 ) ;signal b : std_logic_vector ( 15 downto 0 ) ;signal c : std_logic;signal d : std_logic ;signal e : std_logic_vector ( 7 downto 0 ) ;signal f : std_logic_vector ( 3 downto 0 ) ;signa

50、l g : std_logic_vector ( 3 downto 0 ) ;signal h : std_logic_vector ( 3 downto 0 ) ;signal i : std_logic_vector ( 3 downto 0 ) ;signal j : std_logic_vector ( 3 downto 0 ) ;signal k : std_logic_vector ( 3 downto 0 ) ;begin u1 : suocunqi port map ( sin => sin_ain ,sout1 => a , rest => rst_ain，

51、sout3 => e , sout2 => scout ); u2 : huanyou port map ( sout => a ,you1 => f ,you2 => g ); u3 : huanyou2 port map ( lj => c ,zq => d ,rest => rst_ain,sout3 => e ,you1 => f ); u4 : time port map ( rest => c , sp => d , clk => clk_ain , second1 => h ,second2 =&

52、gt; i , minitue1 => j , minitue2 => k ,se1 => s1 ,se2 => s2 , mi2 => m2 , mi1 => m1 , ti =>l ); u5 : sou port map ( jishi => b ,second1 => h ,second2 => i , minitue1 => j , minitue2 => k ); u6 : fengming port map ( bcd => b , ming => ming_out ); u7 : display

53、 port map ( disp => disp_out , ledcs => ledcs_out , you => g ,clk => clk_ain , second1 => h , second2 => i , minitue1 => j , minitue2 => k );end architecture f1;功能仿真7秒区6秒区5秒区第五秒到第八秒的波形，蜂鸣器在的5秒后停止蜂鸣。在第七秒时有人应答，计数器归零电路图4 总结 我们先从呼叫系统所需要的的功能及其应该具有的功能下手，总结出这些，并对每个功能模块进行vhdl的编译，使得每一

54、个模块可以完成相应的功能。进行元件例化将所有模块进行综合。在这过程中，我们经过一个个问题的提出和改正，例如sp高低电平的应用，端口宽度的不同，计时器不工作和计时器不停止等等的问题，最总实现了病房呼叫系统的设计。虽然我们克服了一个又一个的问题，但限于我们的学习，在编辑过程中还存在这样或那样的问题。通过这次的课程设计，使我对fpga的设计有了更加直观的认识，虽然这次的设计不是很完美，但在以后的学习中我会去完善它的。5参考文献【1】 eda技术使用教程 潘松，黄继业著 北京 科学出版社【2】 eda技术与vhdl 黄继业著 北京 清华大学出版社【3】 附件based on fpga ward cal

55、led system designabstract：ward call system, as the name suggests, is a patient that doctors and nurses are without him seek doctor for help. this ward calling system is based on fpga. through the fpga design of different design we method of the modular design and finally adopted with the principle d

56、iagram language, vhdl combined method of design. make full use of the fpga programmable ability and vhdl language lesson portability and schematic diagram of the intuitive editing etc. we realized the function of the system call ward.keywords：ward calling，system，fpga，modules，vhdllibrary ieee;use iee

57、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xitong is port (sin_ain : in std_logic_vector ( 7 downto 0 ); rst_ain : in std_logic_vector ( 7 downto 0 ); clk_ain : in std_logic; ming_out: out std_logic; scout: out std_logic_vector(7 downto 0); ledcs_out : out std_logic_vector ( 7 downt

58、o 0 ); disp_out: out std_logic_vector ( 7 downto 0 ); end xitong;architecture f1 of xitong is component suocunqi port ( rest:in std_logic_vector(7 downto 0); sin:in std_logic_vector(7 downto 0); sout1:out std_logic_vector(7 downto 0); sout2:out std_logic_vector(7 downto 0); sout3:out std_logic_vecto

59、r(7 downto 0) );end component;component huanyouport (sout:in std_logic_vector(7 downto 0); you1:out std_logic_vector(3 downto 0); you2:out std_logic_vector(3 downto 0);end component ;component huanyou2port (rest:in std_logic_vector(7 downto 0); you1:in std_logic_vector(3 downto 0); sout3:in std_logic_vector(7 downto 0) ; zq:out std_logic; lj:out std_logic);end component ;component time1port (rest,sp,clk:in std_logic; ti: out std_logic; second1,second2,m