《半导体集成电路》考试题目及参考答案

1、第一部分 考试试题第0章 绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章 集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS

2、工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。第2章 集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。2. 什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生

3、双极晶体管效应？第3章 集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。3. 为什么基区薄层电阻需要修正。4. 为什么新的工艺中要用铜布线取代铝布线。5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c,该电阻上的压降为5V,设计此电阻。第4章TTL电路1.名词解释 电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流 静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3.

4、在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。8. 为什么TTL与非门不能直接并联？9. OC门在结构上作了什么改进，它为什么不会出现TTL与

5、非门并联的问题。第5章MOS反相器1. 请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。2. 什么是器件的亚阈值特性，对器件有什么影响？3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？4. 请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。5. 什么是沟道长度调制效应，对器件有什么影响？6. 为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？7.请画出晶体管的特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应

6、）。8.给出E/R反相器的电路结构，分析其工作原理及传输特性，并计算VTC曲线上的临界电压值。9.考虑下面的反相器设计问题：给定VDD=5V，KN=30uA/V2 ，VT0=1V设计一个VOL=0.2V的电阻负载反相器电路，并确定满足VOL条件时的晶体管的宽长比(W/L)和负载电阻RL的阻值。10.考虑一个电阻负载反相器电路：VDD=5V，KN=20uA/V2 ，VT0=0.8V，RL=200K，W/L=2。计算VTC曲线上的临界电压值（VOL、VOH、VIL、VIH）及电路的噪声容限，并评价该直流反相器的设计质量。11.设计一个VOL=0.6V的电阻负载反相器，增强型驱动晶体管VT0=1V，

7、 VDD=5V1）求VIL和VIH2）求噪声容限VNML和VNMH12.采用MOSFET作为nMOS反相器的负载器件有哪些优点？13.增强型负载nMOS反相器有哪两种电路结构？简述其优缺点。14.以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性。15试比较将nMOS E /E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改善？16.耗尽型负载nMOS反相器相比于增强型负载nMOS反相器有哪些好处？17有一nMOS E /D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的高、低输出逻辑电平是多少？18.什么是CMOS电路？简述CMO

8、S反相器的工作原理及特点。19. 根据CMOS反相器的传输特性曲线计算VIL和VIH。20. 求解CMOS反相器的逻辑阈值，并说明它与哪些因素有关？21. 为什么的PMOS尺寸通常比NMOS的尺寸大？22考虑一个具有如下参数的CMOS反相器电路：VDD=3.3V VTN=0.6V VTP=-0.7V KN =200uA/V2 Kp=80uA/V2计算电路的噪声容限。23. 采用0.35um工艺的CMOS反相器，相关参数如下：VDD=3.3VNMOS：VTN=0.6V NCOX =60uA/V2 (W/L)N=8PMOS：VTP=-0.7V pCOX =25uA/V2 (W/L)P=12求电路的

9、噪声容限及逻辑阈值。24设计一个CMOS反相器，NMOS：VTN=0.6V NCOX=60uA/V2PMOS：VTP=-0.7V PCOX=25uA/V2 电源电压为3.3V，LN=LP=0.8um1）求VM=1.4V 时的WN/WP。2）此CMOS反相器制作工艺允许VTN 、VTP的值在标称值有正负15%的变化，假定其他参数仍为标称值，求VM的上下限。25举例说明什么是有比反相器和无比反相器。26以CMOS反相器为例，说明什么是静态功耗和动态功耗。27在图中标注出上升时间tr、下降时间tf、导通延迟时间、截止延迟时间，给出延迟时间tpd的定义。若希望tr=tf，求WN/WP。VinVoutt

10、t第6章 CMOS静态逻辑门1. 画出F=AB的CMOS组合逻辑门电路。2. 用CMOS组合逻辑实现全加器电路。3. 计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，N管与P管的尺寸应如何选取？VDDBBAAF4. 画出F=的CMOS组合逻辑门电路，并计算该复合逻辑门的驱动能力。5简述CMOS静态逻辑门功耗的构成。6. 降低电路的功耗有哪些方法？7. 比较当FO=1时，下列两种8输入的AND门，那种组合逻辑速度更快？3/10125/3第7章 传输门逻辑一、填空1写出传输门电路主要的三种类型和他们的缺点：（1） ，缺点： ；（2） ，缺点： ；（3） ，

11、缺点： 。2传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。二、解答题1分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。2. 根据下面的电路回答问题： 分析电路，说明电路的B区域完成的是什么功能，设计该部分电路是为了解决NMOS传输门电路的什么问题？3假定反向器在理想的 VDD/2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。 （1） 电路的功能是什么？ （2） 说明电路的静态功耗是否为零，并解释原因。4. 分析比较下面2种电路结构，说明图1的工作原理，介

12、绍它和图2所示电路的相同点和不同点。 图1 图 25根据下面的电路回答问题。已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。 A点的输入波形6写出逻辑表达式C=AB的真值表，并根据真值表画出基于传输门的电路原理图。7. 相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。 图1 图28.分析下面的电路，根据真值表，判断电路实现的逻辑功能。第8章 动态逻辑电路一、填空1对于一般的动态逻辑电路，逻辑部分由输出低电平

13、的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的 。2.对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有 跳变，对 PUN网只允许有 跳变，PDN与PDN相连或PUN与PUN相连时中间应接入 。二、解答题1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻

14、辑电路的特点。 图A 图B3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。6. 分析下列电路的工作原理，画出输出端OUT的波形。 7.结合下面电路，说明动态组合逻辑电路的工作原理。第9章 触发器1. 用图说明 如何给SR锁存器加时钟控制。 2. 用图说明 如何把SR锁存器连接成D锁存器，并且给出 所画D锁存器的真值表3. 画出用与非门表示的SR触发器的MOS管级电路图4. 画出

15、用或非门表示的SR触发器的MOS管级电路图5. 仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现6. 仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现7. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。8. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。9. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案

16、并且阐述两种方案的优缺点，若没有，写出真值表。10. 解释下面的电路的工作过程 画出真值表。（提示 注意图中的两个反相器尺寸是不同的）11. 解释下面的电路的工作过程 画出真值表。12. 解释静态存储和动态存储的区别和优缺点比较。13. 阐述静态存储和动态存储的不同的的存储方法。14. 观察下面的图，说明这个存储单元的存储方式，存储的机理。15. 观察下面的图，说明这个存储单元的存储方式，存储的机理。16. 说明锁存器和触发器的区别 并画图说明17. 说明电平灵敏和边沿触发的区别，并画图说明18. 建立时间19. 维持时间20. 延迟时间21. 连接下面两个锁存器 使它们构成主从触发器，并画出

17、所连的主从触发器的输入输出波形图 22. 简述下时钟重叠的起因所在23. 下图所示的是两相时钟发生器，根据时钟信号把下面四点的的波形图画出24. 反相器的阈值 一般可以通过什么进行调节25. 施密特触发器的特点26. 说明下面电路的工作原理，解释它怎么实现的施密特触发。27. 画出下面施密特触发器的示意版图。28. 同宽长比的PMOS和NMOS谁的阈值要大一些第10章 逻辑功能部件1、 根据多路开关真值表画出其组合逻辑结构的CMOS电路图。K1K0Y11D010D101D200D32、 根据多路开关真值表画出其传输门结构的CMOS电路图。K1K0Y11D010D101D200D33、计算下列多

18、路开关中P管和N管尺寸的比例关系。4、根据下列电路图写出SUM和C0的逻辑关系式，并根据输入波形画出其SUM和C0的输出波形。5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。6、画出传输门结构全加器的电路图，已知下图中的P=AB。7、试分析下列桶型移位器各种sh输入下的输出情况。8、试分析下列对数移位器各种sh输入下的输出情况。第11章 存储器一、填空1可以把一个4Mb的SRAM设计成Hirose90由32块组成的结构，每一块含有128Kb，由1024行和列的阵列构成。行地址（X）、列地址（Y）、和块地址（Z）分别为、位宽。2对一个512×512的NORMOS，假设平均

19、有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时)，则总静态功耗为，就从计算得到的功耗看，这个电路设计的（“好”或“差”）。3.一般的，存储器由、和三部分组成。 4半导体存储器按功能可分为： 和 ；非挥发存储器有 、 和 ；二、解答题1确定图1中ROM中存放地址0，1，2和3处和数据值。并以字线WL0为例，说明原理。图1 一个4×4的 OR ROM2画一个2×2的MOS OR型 ROM单元阵列，要求地址0，1中存储的数据值分别为01和00。并简述工作原理。3. 确定图2中ROM中存放地址0，1，2和3处的数据值。并简述工作原理。图2

20、 一个4×4的 NOR ROM4画一个2×2的MOS NOR型 ROM单元阵列，要求地址0，1中存储的数据值分别为01和01。并简述工作原理。5如图3为一个4×4的 NOR ROM，假设此电路采用标准的0.25µm CMOS工艺实现,确定PMOS上拉器件尺寸使最坏的情况下VOL值不会高于1.5V(电源电压为2.5V)。这相当于字线摆为1V。NMOS尺寸取(W/L)=4/2。图3 一个4×4的 NOR ROM6. 确定图4中ROM中存放地址0，1，2和3处和数据值。并简述工作原理。图4 一个4×4的 NAND ROM7画一个2×

21、;2的MOS NAND型 ROM单元阵列，要求地址0，1中存储的数据值分别为10和10。并简述工作原理。8. 预充电虽然在NOR ROM中工作得很好，但它应用到NAND ROM时却会出现某些严重的问题。请解释这是为什么？9. sram，flash memory，及dram的区别？10. 给出单管DRAM的原理图。并按图中已给出的波形画出X波形和BL波形，并大致标出电压值。11试问单管DRAM单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法提高refresh time？12. 给出三管DRAM的原理图。并按图中已给出的波形画出X和BL1波形，并大致标出电压值。（

22、选作）试问有什么办法提高refresh time？ 13对1T DRAM，假设位线电容为1pF，位线预充电电压为1.25V。在存储数据为1和0时单元电容Cs（50fF）上的电压分别等于1.9V和0V。这相当于电荷传递速率为4.8%。求读操作期间位线上的电压摆幅。14. 给出一管单元DRAM的原理图，并给出版图。15以下两图属于同类型存储器单元。试回答以下问题：（1）：它们两个都是哪一种类型存储器单元？分别是什么类型的？（2）：这两种存储单元有什么区别？分别简述工作原理。 16画出六管单元的SRAM晶体管级原理图。并简述其原理。第12章 模拟集成电路基础1. 如图1.1所示的电路，画出

23、跨导对VDS的函数曲线。 图1.12.如图1.3所示，假设0.6V,=0.4V,而=0.7V。如果从到0变化，画出漏电流的曲线。图1.33 保持所有其他参数不变，对于L=L1和L=2L1，画出MOSFET的随变化的特性曲线。4 什么叫做亚阈值导电效应？并简单画出log-特性曲线。5画出图1.7中M1的和随偏置电流I1的变化草图。 图 1.76. 假设图1.9中的M1被偏置到饱和区，计算电路的小信号电压增益。 图1.97比较工作在线性区和饱和区的MOS为负载时的共源级的输出特性。8在图1.10（a）所示的源跟随器电路中，已知=20/0.5，I1=200,=0.6V, =0.7V, =50/V2

24、和=0.4V。（a） 计算时的。（b） 如果I1 用图1.10（b）中的M2来实现，求出维持M2工作在饱和区时的最小值。 图1.10（a） 图1.10（b）9如图1.11所示，晶体管M1得到输入电压的变化V，并按比例传送电流至50的传输线上。在图1.11（a）中，传输线的另一端接一个50的电阻；在图1.11（b）中，传输线的另一端接一个共栅极。假设。计算在低频情况下，两种接法的增益。图1.11（a） 图1.11（b）10什么是差动信号？简单举例说明利用差动信号的优势。11在图1.12所示的电路中，M2管的宽度是M1的两倍。计算和的偏置值相等时的小信号增益。图1.1212 图1.13电路中，用一

25、个电阻而不是电流源来提供1mA的尾电流。已知：25/0.5，=0.6V, =50/V2 ，=3V。（a） 如果上的压降保持在0.5V，则输入共模电压应为多少？（b） 计算差模增益等于5时的值。图1.1313在图1.14（a）中，假设所有的晶体管都相同，画出当从一个大的正值下降时和的草图。图1.14（a）14在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M4的漏电流。16假设图1.16中所有的晶体管都工作在饱和区，且=，求的表达式。 图1.15 图1.1617. 简要叙述与温度无关的带隙基准电压源电路的基本原理。18. 图11.17中，电路被设计成额定增益为10，即1=10。

26、要求增益误差为1，确定 的最小值。图1.17第13章 A/D、D/A变换器1.简单给出D/A变换器的基本原理2.给出DAC的主要技术指标及含义。3 试比较几种常用的DAC的优缺点。4一个D/A变换器有10V的满量程输出，且分辨率小于40mV，问此D/A变换器至少需要多少位？5在图2.1中所示的T型D/A变换器中，设N8，10V。当输入分别为10000000及01111111时，求输出电压值。图2.16.画出一个简单的用传输门实现的电压定标的3位DAC。7D/A变换器的设计原则应从几个方面权衡。8简单给出A/D变换器的基本原理。9给出ADC的主要技术指标及含义。10试比较几中常用A/D变换器的优

27、缺点，并指出它们在原理上各有何特点。11一个4位逐次逼近型A/D变换器，若满量程电压为5V，请画出输入电压为2.8V时的判决图。第二部分 参考答案第0章 绪论1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。2.小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3.双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。4.数字集成电路，模拟集成电路，

28、数模混合集成电路。5.集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。6.名词解释：集成度：一个芯片上容纳的晶体管的数目wafer size：指包含成千上百个芯片的大圆硅片的直径die size：指没有封装的单个集成电路摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小倍。第1章 集成电路的基本制造工艺1.减小集电极串联电阻，减小寄生PNP管的影响2.电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3. 第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔

29、光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4.P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5.NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6.首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在N阱里加隐埋层，使NPN管的集电极电阻减小。提高器件的抗闩锁效应。7.BECnn+p+Sn+-BLPp+n+pBECSpp+nn+n+8.第2章 集成电路中的晶体管及其寄

30、生效应1.PNP管为四层三结晶体管的寄生晶体管，当NPN晶体管工作在正向工作区时，即NPN的发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。当NPN处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当NPN工作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。3. MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生M

31、OS管和寄生PNPN（闩锁效应），这些效应对MOS器件的工作稳定性产生极大的影响。4. 在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。5.版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄

32、生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET的阈值电压，使其不易开启；增加场氧生长厚度，使寄生MOSFET的阈值电压绝对值升高，不容易开启。7. （1）增大基区宽度：由工艺决定；（2）使衬底可靠接地或电源。第3章 集成电路中的无源元件

33、1. 双极性集成电路中最常用的电阻器是基区扩散电阻 MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。2. 反偏PN结电容和MOS电容器。3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。5. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL) 公式变形W=6.32注意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相

34、应的微米单位。第4章TTL电路1. 名词解释电压传输特性：指电路的输出电压VO随输入电压Vi变化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。 开门/关门电平：开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。 逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL。 过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。 输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。输入漏电流（拉电流，高电平输入电流，输入交叉漏

35、电流）IIH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。 静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。 瞬态延迟时间td-从输入电压Vi上跳到输出电压Vo开始下降的时间间隔。Delay-延迟。瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平VOL的时间间隔。Fall-下降。 瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开始上升的时间间隔。Storage-存储。 瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平VOH的时间间隔。Rise-上升

36、。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。2.当输入端的信号，有任何一个低电平时： Q1饱和区 Q2 截至区 Q3饱和区 Q4截至区 当输入端的信号全部为高电平时： Q1反向区 Q2饱和区 Q3饱和区 Q4饱和区3. Q5管影响最大，他不但影响截至时间，还影响导通时间。 当输出从低电平向高电平转化时，要求Q5快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。 当输出从高电平向低电平转化时，希望Q5快速的存储的电荷放完，此时要求IB5尽可能的大。 设计时，IB5 的矛盾带来了很大的困难。4. 两管与非门： 输出高电平低，

37、瞬时特性差。 四管与非门：输出采用图腾柱结构Q3-D ，由于D是多子器件，他会使Tplh明显下降。D还起到了点评位移作用，提高了输出电平。 五管与非门：达林顿结构作为输出级，Q4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。 四管和五管在瞬态中都是通过大电流减少Tplh.静态中提高了负载能力和输出电平。5. 六管单元用有源泄放回路RB-RC-Q6代替了R3 由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入Q5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当Q5饱和后Q6将会替它分流，限制了Q5的饱和度提高了电路速度。在截

38、至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。6. 四管单元六管单元BC由于六管单元在用了有源泄放回路，使Q2-Q5同时导通，四管单元由于Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。7. 输出高电平偏低：VCE3和R5上的电压过大，可以通过减小VCE3和IC3来实现。 输出高电平偏高：VCE5上的电压偏高，可以通过增加IB5来增大Q5饱和度。8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数

39、出低电平抬高，容易造成逻辑混乱。9. 去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。第5章MOS反相器1.答：公式： 其中：为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外加电压，一般情况下，金属功函数值比半导体的小，一般为负。是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区上的电压降。对于NMOS数值为正是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。于NMOS数值为正是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加的外加

40、电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。是为了调节阈值电压而注入的电荷产生的影响，对于NMOS，注入P型杂质，为正值。2. 答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。 影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。3. 答：短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受

41、源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象 影响： 由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。4. 答：对于PMOS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压，此时不存在衬偏效应。而当PMOS中因各种应用使得源端电位达不到最高电位时，衬底偏压>0，源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。 影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。5. 答：

42、MOS晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区D和S之间电流源非理想。6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。7. 答：VDSID非饱和区饱和区VDSsat=VGS

43、-VTH非饱和区：条件：方程：饱和区：条件：方程：8. 解：VinVoutVDDMIRLVin<VT0时，MI处于截止状态，不产生任何漏极电流。随着输入电压增加而超过VT0时，MI开始导通，漏极电流不再为0，由于漏源电压VDS=Vout大于Vin- VT0，因而MI初始处于饱和状态。随着输入电压增加，漏极电流也在增加，输出电压Vout开始下降，最终，输入电压大于Vout+ VT0，MI进入线性工作区。在更大的输入电压下，输出电压继续下降，MI仍处于线性模式。传输特性曲线如图示：VinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1VIL VIH1）Vin<

44、VT0时，MI截止，Vout= VOH= VDD 2）Vin= VOH=VDD时，Vout=VOL MI：VGS=Vin=VDDVDS=Vout=VOLVDS<VGS-VT0MI非饱和导通 IR=(VDD-Vout)/RL=(VDD-VOL)/RL IM=KN(VGS- VT0)VDS- 1/2VDS2 = KN(VDD- VT0) VOL- 1/2VOL2IM=IRVOL=VDD-VT0+1/KNRL-为使VOL0，要求KNRL >>1 VinVout0VDDKNRL3）Vin=VIL时, MI：VGS=Vin=VILVDS=VoutVDS>VGS-VT0MI饱和导通

45、 IR=(VDD-Vout)/RLIM=1/2 KN (VGS - VT0)2=1/2 KN (Vin - VT0)2IM=IR，对Vin微分，得： -1/RL(dVout/dVin)= KN (Vin - VT0)dVout/dVin=-1VIL=Vin=VT0+1/KNRL此时Vout=VDD-1/2KNRL4）Vin=VIH时, MI：VGS=Vin=VIHVDS=VoutVDS<VGS-VT0MI非饱和导通 IR=(VDD-Vout)/RLIM= KN(VGS- VT0)VDS- 1/2VDS2 = KN(Vin- VT0)Vout- 1/2Vout2IM=IR，对Vin微分，得

46、：-1/RL(dVout/dVin)= KNVou t +(Vin- VTH) dVout/dVin- Vout(dVout/dVin)dVout/dVin=-1VIH=Vin=VT0+2Vout -1/KNRL代回等式，得：Vout=VIH=VT0+ -1/KNRL9. 解：Vout=VOL时，晶体管非饱和导通，Vin= VOH=VDD (VDD-Vout)/RL= KN（W/L）(VDD- VT0) VOL- 1/2VOL2代值解得：RL（W/L）=2.05×105 可以选择不同的W/L和RL值以满足VOL=0.2V，在最终设计中二者的选取还需考虑其他因素，如电路功耗与硅片面积。

47、表中列出了一些设计中W/L和RL可能的取值和对应每种取值估算的平均直流功耗。W/LRL（K）PDC average(uW)1205. 058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可见，随着RL的减小，直流功耗显著增加，W/L也同时增加。若考虑降低平均直流功耗，可选择较小的宽长比W/L和较大的负载电阻RL，而制造较大的RL需要较大面积的硅区，则还需要在功耗和面积之间折中。10. 解：KN=KN(W/L)=40uA/V2 KNRL=8V-1Vin<VT0时，驱动管截止，Vout= VOH= VDD=5VVOL=VDD-V

48、T0+1/KNRL-=0.147VVIL= VT0+1/KNRL=0.925VVIH=VT0+-1/KNRL=1.97VVNML=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号噪声容限应至少为VDD的1/4，即VDD=5V时取1.25V。11. 解：VOL=VDD-VT0+1/KNRL-代值解得KNRL=2VIL= VT0+1/KNRL=1.5VVIH=VT0+-1/KNRL=3.1V而VOH= VDD=5VVNML=VIL-VOL=0.9VVNMH=VOH-VIH=1.9V12. 答：采用负载电

49、阻会占用大量的芯片面积，而晶体管占用的硅片面积通常比负载电阻小，并且有源负载反相器电路比无源负载反相器有更好的整体性能。13. 答：根据给增强型负载提供不同的栅极偏压，负载晶体管可以工作在饱和区或线性区。VinVoutVDDVinVoutVDDVSS饱和增强型负载反相器只要求一个独立的电源和相对简单的制造工艺，并且VOH限制在VDD-VTL。而线性增强型负载反相器的VOH= VDD，噪声容限高，但需要使用两个独立的电源。由于二者的直流功耗较高，大规模的数字电路均不采用增强型负载nMOS反相器。14.VinVoutVDDMLMIGD S解： 1）Vin=0时，MI截止ML：VDSL= VGSL=VDD-Vout=VDD-VOL VDSL>VGSL-VTL ML始终饱和导通Vout= VOH= VDD-VTL2）Vin= VDD时，Vout=VOLMI：VGSI=Vin=VDDVDSI=Vout=VOLVDSI < VGSI -VTIMI非饱和导通IDSI = KNI(VGSI- VTI)VDSI- 1/2VDSI2 = KNI(VDD- VTI) VOL- 1/2VOL2IDSL=1/