广东工业大学(832)计算机组成原理考研答案 (2011-2017年)简答题(重要)

1、2011年=1.指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。 计算机对指令和数据的区分是依靠指令的执行阶段来决定的；在取指阶段，从存储器中读取的均是CPU要执行的指令；在执行阶段，从存储器中读取的一定是指令执行所需要的操作数；2. 说明总线结构对计算机系统性能的影响。 （1）最大存储容量 单总线系统中，最大内存容量必须小于由计算机字长所决定的可能的地址总线。 双总线系统中，存储容量不会受到外围设备数量的影响 （2）指令系统 双总线系统，必须有专门的I/O指令系统 单总线系统，访问内存和I/O使用

2、相同指令 （3）吞吐量     总线数量越多，吞吐能力越大。3. CPU由哪两部分组成，其四个基本功能是什么？CPU由运算器和控制器组成。CPU具有以下4个方面的基本功能：   （1）指令控制，即对程序运行的控制；  （2）操作控制，即对指令内操作步骤的控制；  （3）数据运算，即对数据进行算术运算和逻辑运算，这是CPU的最基本功能；  （4）异常处理和中断处理，如处理运算中的溢出等错误情况以及处理外部设备的服务请求等 此外，CPU还具

3、有存储管理、总线管理、电源管理等扩展功能。4. 请说明程序查询方式与中断方式各自的特点。 程序查询方式，数据在CPU和外围设备之间的传送完全靠计算机程序控制，优点是硬件结构比较简单，缺点是CPU效率低.中断方式是外围设备用来“主动”通知CPU，准备输入输出的一种方法，它节省了CPU时间，但硬件结构相对复杂一些。 2012年=1.有如下5种存储器：主存、高速缓存、寄存器组、CDROM（光盘存储器）、和活动头/硬磁盘存储器，要求： （1）按存储容量和存储周期排出顺序； （2）将有关存储器排列组成一个存储体系； （3）指明它们之间交换信息时的传送方式。解：（1）按存储容量排：活动头/硬磁盘

4、存储器，CDROM存储器，主存，高速缓存，寄存器组 按存储周期排：CDROM存储器，活动头/硬磁盘存储器，主存，高速缓存，寄存器组 （2）可构成存储体系如图： （3）CPU与高速缓存以及CPU与主存之间有直接的数据通路，CPU与外存之间不存在直接的数据通路，CPU访问磁盘和光盘都需先将其信息调入主存。2.什么是RISC？RISC指令系统的特点是什么？RISC是精简指令系统计算机，它有以下特点： （1） 选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。 （2） 指令长度固定，指令格式种类少，寻址方式种类少。 （3）&

5、#160;只有取数/存数指令访问存储器，其余指令的操作都在寄存器之间进行。 （4） 大部分指令在一个机器周期内完成。 （5） CPU中通用寄存器数量相当多。 （6） 以硬布线控制为主，不用或少用微指令码控制。 一般用高级语言编程，特别重视编译优化工作，以减少程序执行时间.优点：RISC 技术简化了指令系统，以寄存器寄存器方式工作，采用流水方式，从 而可在一个时钟周期内执行完毕，使用较多的寄存器以减少访存，绝大部分指令采用组合电路实 现。缺点：指令功能简单使得程序代码较长，占用了较多的存储器空间。3.集中式仲裁有几种方式？说明

6、其工作原理。三种方式：链式查询方式，(距离仲裁器最近的设备优先级最高)计数器定时查询方式，（优先级均等而且可以用程序改变）独立请求方式（响应时间快） 何谓分布式仲裁方式？ 分布式仲裁是以优先级仲裁策略为基础的仲裁方式。它不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤销它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上=2013年1.DRAM为什么要刷新？常用的刷新方式有哪几种？DRAM的每个存储元是靠电容上的电荷来存

7、储信息的，通常情况下，电容上的电荷会慢慢减少。如果不给电容充电，电荷消失，那么存储的信息就会消失。所以要定时刷新，给电容充电，以保证存储的信息不会丢失。常用的刷新方式有三种，集中式、分散式、异步式。 集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器。正常读/写操作与刷新操作分开进行，刷新集中完成。特点：存在一段停止读/写操作的死时间，适用于高速存储器。 分散式刷新：把一个存储系统周期tc分成两个时间片，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。这样，每经过128个系统

8、周期时间，整个存储器便全部刷新一遍。 特点：不存在停止读/写操作的死时间。但系统运行速度降低。异步式刷新：前两种方式的结合。每隔一段时间刷新一次，保证在刷新周期内对整个存储器刷新一遍。=2014年1. 什么是指令？什么是程序？l指令：（由操作码和操作数两部分构成）能够表示计算机中的一个基本操作的代码或二进制串。l程序：用于求解某一问题的一串指令序列。2. 主存储器的技术指标有哪些？说明其含义。主存储器的性能指标主要是存储容量、存取时间、存储周期和存储器带宽。 存储容量：在一个存储器中可以容纳的存储单元总数，存储空间的大小，字数字节数 存取时间：启动到完成一次存储器操作所经历的时间。主存的速度n

9、s 存储周期：连续启动两次操作所需间隔的最小时间。主存的速度ns 存储器带宽：单位时间里存储器(所存取的信息量, )数据传输速率技术指标 位/秒，字节/秒3. 什么是内存？什么是外存？什么是CPU？什么是适配器？简述其功能。l内存：用于存放系统当前运行所需要的程序和数据的半导体存储器，称为内存储器，简称内存；l外存：用于存放程序和数据，但不能被CPU直接访问的大容量存储器，称为外存储器，简称为外存；¡ 外存一般包括磁盘存储器和光盘存储器。lCPU：运算器和控制器合称为中央处理器，简称CPU。l适配器：主机和不同速度的外设之间的一种部件，用于主机和外设之间的信息转换。4.CPU内部有哪

10、些寄存器?其主要作用是什么? 答： CPU中的主要寄存器  1.数据缓冲寄存器（DR） 暂时存放由内存独处的一条指令或一个数据字。2.指令寄存器(IR) 用来保存当前正在执行的一条指令。当执行一条指令时，先把它从内存取到缓冲寄存器中，然后再传送至指令寄存器。指令划分为操作码和地址码字段，由二进制数字组成。为了执行任何给定的指令，必须对操作码进行测试以便识别所要求的操作。一个叫做指令译码器的部件就是做这项工作的。指令寄存器中操作码字段的输出就是指令译码器的输入。操作码一经译码后，即可向操作控制器发出具体操作的特定信号。 3.程序计数器（PC）&#

11、160;   通常又称为指令计数器。通常情况下都是PC=PC+1。说简单点就是用来控制地址，以便程序顺序执行。 4.地址寄存器（AR）    用来保存当前CPU所访问的内存单元的地址。由于在内存和CPU之间存在着操作速度上的差别，所以必须使用地址寄存器来保持地址信息，直到内存的读/写操作完成为止。 5.累加寄存器（AC）    累加寄存器AC通常简称为累加器，它是一个通用寄存器。其功能是：当运算器的算术逻辑单元ALU执行算术逻辑单元时，为ALU提供一个工作区。例如，

12、在执行一个加法运算前，先将一个操作数暂时存放在AC中，再从内存中取出另一个操作数，然后同AC的内容相加，所得的结果送回AC中，而AC中原有的内容随即被破坏。所以，累加寄存器是暂时存放ALU运算的结果信息。运算器中至少要有一个累加寄存器。目前多达16,32，甚至更多。 6.状态条件寄存器（PSW）   存放两类信息：当前指令执行结果的各种状态信息以及控制信息。状态条件寄存器保存由算数指令和逻辑指令运行或测试的结果建立的各种条件码内容，如算数结果进位标志C，运算结果溢出标志V，运算结果为零标志Z，运算结果为负标志N，等等。这些标志位通常分别由1位触发器保存。

13、除此之外还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。因此，状态条件寄存器是一个由各种状态条件标志拼凑而成的寄存器。5.什么叫总线和总线操作？一次总线的信息传送过程大致可以分为哪几个阶段？ 总线指计算机各功能部件之间传送信息的公共信息传送线路； 总线操作指计算机系统中通过总线进行信息交换的过程； 一次总线信息传送过程大致包括总线请求总线、总线仲裁、寻址、信息传送、结束（状态访回？）等四个阶段。6.比较通道、DMA、中断三种基本I/O方式的异同点。l通道方式：利用通道来管理外设的工作，可以实现对外设的统一管理和外设与内存之间的数据传送，减轻了CPU的负担

14、，大大提高了CPU的工作效率。DMA方式：需要硬件DMAC的控制管理主存与高速外设之间大批数据交换；数据传送速度很高，传送速率仅受到内存访问时间的限制。中断方式：一般适用于随机出现的慢速外设的数据传送服务；一旦提出请求应立即进行，节省了CPU的时间开销，但硬件结构稍复杂一些。=2016年1. 说明指令周期、机器周期和时钟周期之间的关系？指令周期：CPU每取出并执行一条指令所需的全部时间；机器周期：在同步控制的机器中，执行指令周期中一步相对完整的操作（指令步）所需时间，通常安排机器周期长度=主存周期；时钟周期：指计算机主时钟的周期时间，它是计算机运行时最基本的时序单位，对应完成一个微操作所需的时

15、间，通常时钟周期=计算机主频的倒数。指令周期通常用若干个机器周期表示，而机器周期时间又包含有若干个时钟周期。指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成。指令不同，所需的机器周期数也不同。对于一些简单的的单字节指令，在取指令周期中，指令取出到指令寄存器后，立即译码执行，不再需要其它的机器周期。对于一些比较复杂的指令，例如转移指令、乘法指令，则需要两个或者两个以上的机器周期。通常含一个机器周期的指令称为单周期指令，包含两个机器周期的指令称为双周期指令。2.比较同步定时与异步定时的优缺点。同步定时方式采用公共时钟，具有较高数据传输频率。同步定时方式适合于总线周期长度较短、各功能模块

16、存取时间比较接近的情况。  异步定时方式中，后一事件出现在总线上的时刻取决于前一事件的出现，不需要统一的公共时钟信号。总线周期的长度是可变的。异步定时的优点是总线周期长度可变，不把响应时间强加到功能模块上，因而允许快速和慢速的功能模块都能连接到同一总线上，但这增加了总线的复杂性和成本。7、某计算机字长为16位，主存容量为64K字，采用单字长单地址指令，共有40条指令，试采用直接、立即、变址、相对四种寻址方式设计指令格式。l40条指令¡ 指令操作码需6位，26=64，其中24种编码未用；l4种寻址方式¡ 寻址特征需2位；l单字长单地址指令¡ 剩余

17、8位作为形式地址；l设计方案：¡ 方案1：专用变址寄存器；¡ 方案2：通用寄存器作为变址寄存器；方案1：专用变址寄存器l 各操作数的寻址范围：¡ 立即数寻址方式：指令中的立即数不能超过8位；¡ 直接寻址方式：直接地址为8位，可直接寻址范围为28个单元；¡ 变址寻址方式：E=（R）+D，其中变址寄存器R为16位；u 由于主存容量64K字，可直接寻址整个主存空间；¡ 相对寻址方式：E=（PC）+D，可直接寻址整个主存空间；方案2：通用寄存器作为变址寄存器l各操作数的寻址范围：¡立即数寻址方式u指令中的立即数不能超过4位；

18、1;直接寻址方式u直接地址为4位，可直接寻址范围为24个单元；¡变址寻址方式uE=（R）+D，其中变址寄存器R为16位；u由于主存容量64K字，可直接寻址整个主存空间；¡相对寻址方式uE=（PC）+D，可直接寻址整个主存空间；1 什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？ 答：程序的局部性原理，即程序的地址访问流有很强的时序相关性，未来的访问模式与最近已发生的访问模式相似。根据这一局部性原理，把主存储器中访问概率最高的。程序运行的局部性原理指在一小段时间内，最近被访问过的程序和数据很可能再次被访问。在空间上这些被访问的程序和数据往往集中在一小片

19、存储区。在访问顺序上指令顺序执行比转移执行的可能性大。存储系统中Cache-主存层次和主存-辅存层次均采用了程序访问的局部性原理。2 简述计算机的中断处理过程与调用子程序程序的区别。答：两者的根本区别表现在服务时间和服务对象上不一样。1）调用子程序发生的时间是已知的和固定的，即在主程序的调用指令（CALL）执行时发生主程序调用子程序过程，调用指令所在位置是已知的和固定的；而中断过程发生的时间一般是随机的，CPU在执行某一主程序时受到中断源提出的中断申请，就发生中断过程，而中断申请一般由硬件电路产生，申请时间是随机的。也可以说，调用子程序是程序设计者事先安排好的，而执行中断服务程序是由系统工作环

20、境随机决定的。2）子程序完全为主程序服务，两者属于主从关系。主程序需要子程序时就去调用子程序，并把调用结果带回主程序继续执行。而中断服务程序与主程序二者一般是无关的，两者是平行关系。3）主程序调用子程序的过程完全属于软件处理过程，不需要专门的硬件电路，而中断处理系统是一个软、硬件结合的系统，需要专门的硬件电路才能完成中断处理的过程。4）子程序嵌套可以实现若干级，嵌套的最多级数受计算机内存开辟的堆栈大小限制；而中断嵌套级数主要由中断优先级来决定，一般优先级不会很大。从宏观上看，虽然程序中断方式克服了程序查询方式中CPU"踏步"现象，实现了CPU与IO并行工作，提高了CPU的资

21、源利用率，但从微观操作分析，CPU在处理中断程序时，仍需暂停原程序的正常运行，尤其是当高速I/O设备或辅助存储器频繁地、成批地与主存交换信息时，需不断打断CPU执行现行程序，而执行中断服务程序。另解：1）子程序调用是预先安排好的，程序中断是随机发生的；2）调用子程序，是为主程序服务的，而中断程序与主程序的程序毫无关系；3）子程序是由调用指令给出目标地址，中断是通过隐指令获得中断服务程序的入口地址3 简述risc和cisc的区别。RISC是精简指令集计算机的简称，其特点是指令集简单、指令编码较为规范、易用流水线的技术提高性能、一般采用load-store结构、通用寄存器的个数较多，优点是设计简单

22、、主频高，缺点是程序较大、依赖编译器的优化。CISC是复杂指令集计算机的简称，其特点是指令集复杂、指令条数多、指令编码不规范、流水线的实现较复杂、一般支持多种寻址方式，优点是程序较小、编译器的要求较低，缺点是设计复杂、主频较低。4 简要描述外设进行 DMA 操作的过程及 DMA 方式的主要优点。 (1)外设发出 DMA 请求； (2)CPU 响应请求，DMA 控制器从 CPU 接管总线的控制；(3)由 DMA 控制器执行数据传送操作； (4)向 CPU 报告 DMA 操作结束。 主要优点是数据数据速度快简要DMA 控制器的组成和操作的过程。(1)内存地址计数器：用于存放内存中要交换的数据的地址

23、。在 DMA传送前，须通过程序将数据在内存中的起始位置(首地址)送到内存地址计数器。而当 DMA 传送时，每交换一次数据，将地址计数器加“1”，从而以增量方式给出内存中要交换的一批数据的地址。(2)字计数器：用于记录传送数据块的长度(多少字数)。其内容也是在数据传送之前由程序预置，交换的字数通常以补码形式表示。在DMA传送时，每传送一个字，字计数器就加“1”。当计数器溢出即最高位产生进位时，表示这批数据传送完毕，于是引起DMA控制器向CPU发出中断信号。(3)数据缓冲寄存器：用于暂存每次传送的数据(一个字)。当输入时，由设备(如磁盘)送往数据缓冲寄存器，再由缓冲寄存器通过数据总线送到内存。反之

24、，输出时，由内存通过数据总线送到数据缓冲寄存器，然后再送到设备。(4)“DMA请求”标志：每当设备准备好一个数据字后给出一个控制信号，使“DMA请求”标志置“1”。该标志置位后向“控制/状态”逻辑发出DMA请求，后者又向CPU发出总线使用权的请求(HOLD)，CPU响应此请求后发回响应信号HLDA，“控制/状态”逻辑接收此信号后发出DMA响应信号，使“DMA 请求”标志复位，为交换下一个字做好准备。 (5)“控制/状态”逻辑：由控制和时序电路以及状态标志等组成，用于修改内存地址计数器和字计数器，指定传送类型(输入或输出)，并对“DMA请求”信号和CPU响应信号进行协调和同步。(6)中断机构：当

25、字计数器溢出时，意味着一组数据交换完毕，由溢出信号触发中断机构，向CPU提出中断报告。补充知识点：CPU与IO设备间数据传输主要有四种方式：查询控制方式：CPU通过程序主动读取状态寄存器以了解接口情况，并完成相应的数据操作。查询操作需要在时钟周期较少的间隔内重复进行，因而CPU效率低。中断控制方式：当程序常规运行中，若外部有优先级更高的事件出现，则通过中断请求通知CPU，CPU再读取状态寄存器确定事件的种类，以便执行不同的分支处理。这种方式CPU效率高且实时性好。DMA（Direct Memory Access）控制方式：顾名思义，直接内存存取即数据传送的具体过程直接由硬件（DMA控制器）在内

26、存和IO之间完成，CPU只在开始时将控制权暂时交予DMA，直到数据传输结束。这种方式传送速度比通过CPU快，尤其是在批量传送时效率很高。通道控制方式：基本方法同上述的DMA控制方式，只是DMA通过DMA控制器完成，通道控制方式有专门通讯传输的通道总线完成。效率比DMA更高。1、程序查询方式2、程序中断3、直接内存访问4、通道方式5、外围处理机方式 数据传送控制方式有程序直接控制方式、中断控制方式、DMA方式和通道方式4种。程序直接控制方式就是由用户进程来直接控制内存或CPU和外围设备之间的数据传送。它的优点是控制简单，也不需要多少硬件支持。它的缺点是CPU和外围设备只能串行工作;设备之间只能串

27、行工作,无法发现和处理由于设备或其他硬件所产生的错误。 中断控制方式是利用向CPU发送中断的方式控制外围设备和CPU之间的数据传送。它的优点是大大提高了CPU的利用率且能支持多道程序和设备的并行操作。它的缺点是由于数据缓冲寄存器比较小，如果中断次数较多，仍然占用了大量CPU时间；在外围设备较多时，由于中断次数的急剧增加，可能造成CPU无法响应中断而出现中断丢失的现象；如果外围设备速度比较快，可能会出现 CPU来不及从数据缓冲寄存器中取走数据而丢失数据的情况。DMA方式是在外围设备和内存之间开辟直接的数据交换通路进行数据传送。它的优点是除了在数据块传送开始时需要CPU的启动指令，在整个数据块传送

28、结束时需要发中断通知CPU进行中断 处理之外，不需要CPU的频繁干涉。它的缺点是在外围设备越来越多的情况下，多个DMA控制 器的同时使用，会引起内存地址的冲突并使得控制过程进一步复杂化。 通道方式是使用通道来控制内存或CPU和外围设备之间的数据传送。通道是一个独立与CPU的专管 输入输出控制的机构，它控制设备与内存直接进行数据交换。它有自己的通道指令，这些指令受CPU启动，并在操作结束时向CPU发中断信号。该方式的优点是进一步减轻了CPU的工作负担，增加了计算机系统的并行工作程度。缺点是增加了额外的硬件，造价昂贵 .端口是接口电路中能被CPU直接访问的寄存器的地址。I/O端口的编址方式可以分为

29、统一编址与独立编址两种。统一编址方式是从存储器空间划出一部分地址空间给I/O设备，把I/O接口中的端口当作存储器单元一样进行访问，不设置专门的I/O指令，有一部分对存储器使用的指令也可用于端口。统一编址的情况是：优点：指令类型多、功能齐全，不仅使访问I/O端口可实现输入/输出操作而且可对端口进行算数逻辑运算、移位等；另外能给端口较大的编址空间。缺点：端口占用了存储器的地址空间，使存储器容量减小，另外指令长度比专门I/O指令长，因而执行速度较慢。独立编址使接口中的端口地址单独编址而不和存储空间合在一起。独立编址的特点是：优点：I/O端口地址不占用存储空间；使用专门的I/O指令对端口进行操作，I/

30、O指令短执行速度快；并且由于专门I/O指令与存储器访问指令有明显的区别，使程序中I/O操作合存储器操作层次清晰，程序的可读性强。缺点：指令少，只有输入与输出功能。5 现有如下存储芯片：2K×1 的ROM 、4K×1 的RAM 、8K×1 的ROM 。若用它们组成容量为16KB 的存储器，前4KB 为ROM ，后12KB 为RAM ，CPU 的地址总线16 位。(1) 各种存储芯片分别用多少片？(2) 正确使用译码器及门电路，并画出相应的逻辑结构图。(3) 指出有无地址重叠现象。解：(1) 16片2K×1 的ROM 、24片4K×1 的RAM (

31、2)见下图：(3)有地址重叠现象。因为地址线A14A15没有参加译码。地址分配： 逻辑结构图：6 某计算机的数据通路如图所示，其中M主存， MBR主存数据寄存器， MAR主存地址寄存器， R0-R3通用寄存器， IR指令寄存器，  PC程序计数器（具有自增能力）， C、D-暂存器，  ALU算术逻辑单元（此处做加法器看待）， 移位器左移、右移、直通传送。所有双向箭头表示信息可以双向传送。(1) 请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作

32、。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后内容加1）解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。指令周期流程图如下：(2) 画出指令“ADD R1 R2”（寄存器R1的内容与寄存器R2的内容相加，结果存至R2）指令周期流程图（或微操作序列）(3) 比较上述两条指令执行速度。2012年 分析设计题72.主存容量为4MB，虚存容量为1GB，按64位寻址，则虚拟地址和物理地址各为多少位?如

33、页面大小为4KB，则页表长度是多少?解： 主存容量为4MB，物理地址22位；虚存容量为1GB，虚拟地址30位；页表长度，即页面数=1GB/ 4KB=218=256K3.某总线在一个总线周期中并行传送4个字节的数据(1)假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是多少? (2)如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多少?(3) 分析哪些因素影响带宽？解 (1) 总线带宽用Dr表示，总线时钟周期用 T=1/f表示，一个总线周期传送的数据量用D表示 ，根据定义可得 Dr = D/T = D×1/T = D×f

34、 = 4B×33×1000000/s=132MB/s (2) 因为64位=8B， Dr= D×f = 8B×66×1000000/s=528MB/s (3) 总线带宽是总线能提供的数据传送速率，通常用每秒钟传送信息的字节数（或位数）来表示。影响总线带宽的主要因素有：总线带宽，传送距离，总线发送和接收电路工作频率限制以及数据传送形式。 4、指令格式结构如下所示，试分析指令格式及寻址方式特点。  解：指令格式及寻址方式特点如下：  单字长二地址指令；  操作码OP可指定=64条指令；

35、60; RR型指令，两个操作数均在寄存器中，源和目标都是通用寄存器（可分别指定16个寄存器之一）；  这种指令格式常用于算术逻辑类指令。类似题：指令格式结构如下所示，试分析指令格式及寻址方式特点。  解：指令格式及寻址方式特点如下：  双字长二地址指令；  操作码OP可指定26=64条指令； RS型指令，两个操作数一个在寄存器中（16个寄存器之一），另一个在存储器中（由变址寄存器和偏移量决定），变址寄存器可有16个。5.（类似题）某机器中，已知配有一个地址空间为0000H-1FFFH的ROM区域。现在再用

36、一个RAM芯片(8K×4)形成40K×8位的RAM区域，起始地址为6000H。RAM芯片有/CS和/WE 信号控制端；CPU的地址总线为A15-A0，数据总线为D7-D0，控制信号为R/W (读/写)，/MREQ (访存)。要求：(1) 画出地址空间示意图。 (2) 画出ROM与RAM同CPU连线图。解：(1) 地址空间示意图如下： (2) ROM与RAM同CPU连线图如下：6.下图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/W信号控制)，

37、AR为地址寄存器，DR为数据缓冲寄存器， ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。 (1)“ADD R2，R0”指令完成(R0)+(R2)R0的功能，画出其指令周期流程图（设指令地址已放入PC中），并列出相应的微操作控制信号序列。 (2)“SUB R1，R3”指令完成(R3)-(R1)R3的操作，画出其指令期流程图，并列出相应的微操作控制信号序列。 解：7、下图所示的二维中断系统，请问： （1） 在中断情况下

38、，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 （2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？ （3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？（4）若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？ 解： （1） 在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU （2）

39、0;执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011。 （3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。 （4） 要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可 。2011年 分析设计题5. 设有若干片256K×8位的SRAM芯片。回答以下问题：（1）采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？（2）该存储器需要多少地址

40、线？（3）画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ#和R/W#。解：（1）该存储器需要2048KB/(256K×8位)=2048KB/256KB=8片SRAM芯片。（2）需要21条地址线（A20A0），因为221=2048K，其中高3位（A20A19A18）用于芯片选择，低18位作为每个存储器芯片的地址输入。（3）用 作为译码器芯片的输出许可信号，译码器的输出作为存储器芯片的选择信号， 作为读写控制信号。CPU访存的地址为A20A0。该存储器与CPU连接的结构如图4.20所示。译码器的输出信号逻辑表达式如下：2013年 分析题6. C

41、PU结构如图所示，其中有一个累加寄存器AC、一个状态条件寄存器和其他四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。要求：(1) 标明图中a,b,c,d四个寄存器的名称。(2) 简述指令从主存取到控制器的数据通路。(3) 简述数据在运算器和主存之间进行存/取访问的数据通路。解：（1）A数据寄存器 B指令寄存器 C地址寄存器 D程序计数器（PC） （2）PC地址寄存器M指令寄存器 （3）存：地址寄存器M；AC数据寄存器write 取：地址寄存器M数据寄存器ALUAC 2015年 分析设计题33. 某机字长32位，CPU内有32个32位的通用寄存器，设计一种能容纳64种操作的指令系

42、统。假设指令字长等于机器字长，试回答：(1)如果主存可直接或间接寻址，采用“寄存器一存储器” 型指令，能直接寻址的最大存储空间是多少? 画出指令格式并说明各字段的含义。(2)如果采用通用寄存器作基址寄存器，则上述“寄存器一存储器”型指令的指令格式有何特点?画出指令格式并指出这类指令可访问多大的存储空间?解：(1)如果是存储器间接寻址方式的寄存器 存储器型指令，操作码6位，寄存器编号5位，间址标志1位，地址码20位，直接寻址的最大主存空间是220字。(2)如果采用通用寄存器作为基址寄存器，EA（Rb） A ，能直接寻址的最大主存 空间是232字。指令长度：32位操作码6位，表示64种操作S/D与

43、Reg配合：指明寄存器直接寻址操作数，S/D指明Reg表示的是源操作数还是目的操作数。I/D与Address配合指明另一个存储器操作数，I/D指明是存储器直接还是存储器间接。Address是存储器地址。当存储器直接寻址时。Address的存储空间为512KB。指令长度：32位OPCode：操作码6位，表示64种操作S/D与Reg1配合：指明寄存器直接寻址操作数，S/D指明Reg1表示的是源操作数还是目的操作数。I/D、Reg2、Displacement配合指明另一存储器操作数，I/D指明是存储器直接还是基址寻址。Reg2指明基址寄存器，Displacement是位移量。最大寻址空间2324.某

44、CRT 字符显示器,每帧可显示80列×20 行,每个字符是7×9点阵,字符窗口9×14 ,场频为50Hz 试问: (1) 缓存采用什么存储器,其中存放的内容是什么? 容量应为多大? (2) 缓存地址如何安排? 若在243 号单元存放的内容要显示出来,其屏幕上X 和Y的坐标应是多少? (3) 字符点阵存放在何处? 如何读出显示? (4)计算出主振频率以及点计数器字计数器行计数器排计数器的分频频率 解:(1) 缓存采用随机存储器,其中存放的内容是字符的ASCII 码,容量至少为1600字节(不含显示属性) (2) 屏幕上最多可显示1600 个字符,缓存地址与屏幕显示位

45、置的排号和列号具有对应关系若要将缓存243 号单元存放的内容显示出来,其屏幕上X 和Y 的坐标均为3(从0 开始计) ,即在屏幕的第4 行第4 列上有字符显示 (3) 字符点阵存放在字库中,根据字符的ASCII 码逐行读出点阵显示 (4) 主振频率= 50×21×14×98×912 .97MHz 点计数器:9 分频字计数器:(80 + 18)分频行计数器:14 分频 排计数器:(20 + 1)分频1、主存与Cache的地址映射 P1-9 CPU对存储器的访问，通常是一次读写一个字单元。当CPU访Cache不命中时，需将存储在主存中的字单元连同&

46、#160;其后若干个字一同调入Cache中，之所以这样做，是为了使其后的访存能在Cache中命中。因此，主存和Cache之间一次交换的数据单位应该是一个数 据块。数据块的大小是固定的，由若干个字组成，且主存和Cache的数据块大小是相同的。 从Cache-主存层次实现的目标看，一方面既要使CPU的访存速度接近于访Cache的速度，另一方面为用户程 序提供的运行空间应保持为主存容量大小的存储空间。在采用Cache-主存层次的系统中，Cache对用户程序而言是透明的，也就是说，用户程序可以不需 要知道Cache的存在。因此，CPU每次访存时，依然和未使用Ca

47、che的情况一样，给出的是一个主存地址。但在Cache-主存层次中，CPU首先访 问的是Cache，并不是主存。为此，需要一种机制将CPU的访主存地址转换成访Cache地址。而主存地址与Cache地址之间的转换是与主存块与 Cache块之间的映射关系紧密联系的，也就是说，当CPU访Cache未命中时，需要将欲访问的字所在主存中的块调入Cache中，按什么样的策略调 入，直接影响到主存地址与Cache地址的对应关系，这也就是本小节要解决的主存与Cache的地址映射问题。 主要有三种地址映射方式，分别为全相联映射、直接相联映射和组相联映射。 1.&

48、#160;全相联映射 全相联映射是指主存中任一块都可以映射到Cache中任一块的方式，也就是说，当主存中的一块需调入Cache时，可根据当时Cache的块占用或分配情况，选择一个块给主存块存储，所选的Cache块可以是Cache中的任意一块。例如，设Cache共有2C块，主存共有2M块，当主存的某一块j需调进Cache中时，它可以存入Cache的块0、块1、块i、 或块2C -1的任意一块上。如图4-28所示。  图4-28全相联映射方式 在全相联映射方式下，CPU的访主存地址为如下形式：   其中，M为

49、主存的块号，W为块内的字号。而CPU访Cache的地址形式为：   其中，C为Cache的块号，W为块内的字号。 主存地址到Cache地址的转换是通过查找一个由相联存储器实现的块表来完成的，其形成过程如图4-29示。 图4-29全相联映射的地址转换 当 一个主存块调入Cache中时，会同时在一个存储主存块号和Cache块号映射表的相联存储器中进行登记。CPU访存时，首先，根据主存地址中的主存块号 M在相联存储器中查找Cache块号，若找到，则本次访Cache命中，于是将对应的Cache块号取出，并送访Cache地址

50、的块号C字段；紧接着将主 存地址的块内字号W直接送Cache地址的块内字号W字段，从而形成一个访Cache的地址；最后根据该地址完成对Cache单元的访问. 全相联映射方式的优点是Cache的空间利用率高，但缺点是相联存储器庞大，比较电路复杂，因此只适合于小容量的Cache之用。   2. 直接相联映射 直接相联映射方式是指主存的某块j只能映射到满足如下特定关系的Cache块i中：i=j mod 2C          

51、60;                   （4.2）   图4-30直接相联映射方式  上图中，主存的第0、2C、2C1、 块只能映射到Cache的第0块，主存的第1、2C+1、2C1+1、 块只能映射到Cache的第1块，  ，主存的第2C-1、2C1-1、2M-1块只能映射到Cache的第2C-1块。 

52、在直接相联映射方式下，CPU的访主存地址为如下形式：   其中，T为标志号，C为Cache的块号，W为块内的字号。在这里，原主存的块号M实际上被分成了两个字段：T和C，其中C用于指出主存的块可以映射的Cache的块。一般来讲，主存的块数是Cache的块数的整数倍，也就是说主存的块数2M和Cache的块数2C满足关系式：2Mn·2C 在直接相联映射方式下，标志号T是随Cache的每个块一起存储的，其地址转换过程如图4-31所示。  图4-31直接相联映射的地址转换 当一个主存块调入 Cache中时，会同时将

53、主存地址的T标志存入Cache块的标志字段中。当CPU送来一个访存地址时，首先，根据该主存地址的C字段找到Cache的相 应块，然后将该块标志字段中存放的标志与主存地址的T标志进行比较，若相符，说明主存的块目前已调入该Cache块中，则命中，于是使用主存地址的W字段 访问该Cache块的相应字单元；若不相符，则未命中，于是使用主存地址直接访主存。 直接相联映射方式的优点 是比较电路最简单，但缺点是Cache块冲突率较高，从而降低了Cache的利用率。由于主存的每一块只能映射到Cache的一个特定块上，当主存的某块 需调入Cache时，如果对应的

54、Cache特定块已被占用，而Cache中的其它块即使空闲，主存的块也只能通过替换的方式调入特定块的位置，不能放置到 其它块的位置上。 3. 组相联映射 以上两种方式各有优缺 点，而且非常有趣的是，它们的优缺点正好相反，也就是说，对于全相联映射方式来说为优点的恰是直接相联映射方式的缺点，而对于全相联映射方式来说为缺点的 恰是直接相联映射方式的优点。那么，可否找到一种能较好地兼顾这两种方式的优点的映射方式呢？下面我们就来看看组相联映射方式 在这种方式下，将Cache分成2u组，每组包含2v块。主存的块与Cache的组之间采用直接

55、相联映射，而与组内的各块则采用全相联映射。也就是说，主存的某块只能映射到Cache的特定组中的任意一块。主存的某块j与Cache的组k之间满足如下关系：kj mod 2u                             （4.3） 设主存共有2s×2u块（即Ms

56、+u），则它们的映射关系如下图4-32示。           图4-32组相联映射方式                                 

57、60;    图中，主存的块0、2u、2u1、(2s-1)2u可以映射到Cache的第0组的任意一块，主存的块1、2u+1、2u1+1、(2s-1)2u+1可以映射到Cache的第1组的任意一块，  ，主存的块2u-1、2u1-1、2M-1可以映射到Cache的第2u-1组的任意一块。    在组相联映射方式下，CPU的访主存地址和访Cache地址分别为如下形式： 其中，u为Cache的组号，v为组内的块号。Cache的块号Cu+v，而主存的块号Ms+u。也就是说，主存块地址的后u位指

58、出了主存的这一块所能映射的Cache的组。  与全相联映射方式类似的是，在组相联映射方式下，主存地址到Cache地址的转换也是通过查找一个由相联存储器实现的块表来完成的，其形成过程如图4-33所示。  图4-33组相联映射的地址转换 当一个主存块调入Cache中时，会同时将其主存块地址的前s位写入一个由相联存储器实现的快表的对应Cache块项的s字段中。例如，设主存的某块调入Cache的第1组的第2块中，则在快表的组1第3项的s字段会登记下该主存块地址的前s位。 CPU访存时，首先，根据主存地址中的主存块号中的u字段找到快表的相应组，

59、然后将该组的所有项的前s位同时与主 存地址的s字段作比较，若相符，则说明主存块在Cache中，于是将Cache中该项的v字段取出，作为Cache地址的v字段，而Cache地址的u、 W字段直接由主存地址的u、W字段形成，最后形成一个完整的访Cache地址。当然，若比较结果是没有相符项，则未命中，由主存地址直接访主存。 其实，全相联映射和直接相联映射可以看成是组相联映射的两个极端情况。若u0，vC，则Cache只包含1组，此即全相联映射方式；若uC，v0，则组内的块数等于1，此即直接相联映射。 在实际应用中，相联映射方式每组的块数一般取值较小，典型值为2、

60、4、8、16等，分别称为两路组相联、四路组相 联等。这样一方面使得比较器的规模较小，实现较容易，例如两路组相联采用两路比较，四路组相联采用四路比较等；另一方面，Cache每组增加的可映射块数 可有效减少冲突，提高Cache访问的命中率。2.操作数寻址 P10-11成操作数的有效地址的方法称为操作数的寻址方式。由于大型机、小型机、微型机和单片机结构不同，从而形成了各种不同的操作数寻址方式。下面介绍一些比较典型又常用的操作数寻址方式。2 隐含寻址这种类型的指令，不是明显地给出操作数的地址。而是在指令中隐含着操作数的地址。例如，单地址的指令格式，就不明显地在地址字段中指

61、出第2操作数的地址，而是规定累加寄存器AC作为第2操作数地址。指令格式明显指出的仅是第1操作数的地址D。因此，累加寄存器AC对单地址指令格式来说是隐含地址。2  如：DAA ；立即寻址指令的地址字段指出的不是操作数的地址，而是操作数本身，这种寻址方式称为立即寻址。立即寻址方式的特点是指令执行时间很短，因为它不需要访问内存取数，从而节省了访问内存的时间。2  如：MOV AX,5678H 注意：立即数只能作为源操作数，不能作为目的操作数。直接寻址直接寻址是一种基本的寻址方法，其特点是：在指令格式的地址的字段中直接指出操作数在内存的地址。由于操作数的地址直接给出而不需要经过某种变换，所以称这种寻址方式为直接寻址方式。在指令中直接给出参与运算的操作数及运算结果所存放的主存地址，即在指令中直接给出有效地址2