CMOS工艺流程版图剖面

1、1CMOS工艺流程与工艺流程与MOS电路版图举例电路版图举例 1. CMOS工艺流程工艺流程 1) 简化简化N阱阱CMOS工艺演示工艺演示flash 2) 清华工艺录像：清华工艺录像：N阱硅栅阱硅栅CMOS工艺流程工艺流程 3) 双阱双阱CMOS集成电路的工艺设计集成电路的工艺设计 4) 图解双阱硅栅图解双阱硅栅CMOS制作流程制作流程2. 典型典型N阱阱CMOS工艺的剖面图工艺的剖面图3. Simplified CMOS Process Flow4. MOS电路版图举例电路版图举例 2 1) 简化简化N阱阱CMOS工艺演示工艺演示3氧化层生长氧化层生长光刻光刻1，刻刻N阱掩膜版阱掩膜版4曝光

2、曝光光刻光刻1，刻刻N阱掩膜版阱掩膜版光刻胶光刻胶掩膜版掩膜版5氧化层的刻蚀氧化层的刻蚀光刻光刻1，刻刻N阱掩膜版阱掩膜版6N阱注入阱注入光刻光刻1，刻刻N阱掩膜版阱掩膜版7形成形成N阱阱N阱阱8氮化硅的刻蚀氮化硅的刻蚀光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅掩膜版掩膜版N阱阱9场氧的生长场氧的生长光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅氮化硅氮化硅掩膜版掩膜版N阱阱10去除氮化硅去除氮化硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版FOXN阱阱11重新生长二氧化硅（栅氧）重新生长二氧化硅（栅氧）光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版栅氧栅氧N阱阱12生长

3、多晶硅生长多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版N阱阱13刻蚀多晶硅刻蚀多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版掩膜版掩膜版N阱阱14刻蚀多晶硅刻蚀多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版多晶硅多晶硅N阱阱15P+离子注入离子注入光刻光刻4，刻，刻P+离子注入离子注入掩膜版掩膜版掩膜版掩膜版P+N阱阱16N+离子注入离子注入光刻光刻5，刻，刻N+离子注入离子注入掩膜版掩膜版N+N阱阱17生长磷硅玻璃生长磷硅玻璃PSGPSGN阱阱18光刻接触孔光刻接触孔光刻光刻6，刻接触孔刻接触孔掩膜版掩膜版P+N+N阱阱19刻铝刻铝光刻光刻7，刻刻Al掩膜版掩膜版AlN阱阱20刻铝刻

4、铝VDDVoVSSN阱阱21光刻光刻8，刻压焊孔刻压焊孔掩膜版掩膜版钝化层钝化层N阱阱222) 清华工艺录像清华工艺录像N阱硅栅阱硅栅CMOS工艺流程工艺流程23初始氧化初始氧化24光刻光刻1，刻，刻N阱阱25N阱形成阱形成N阱阱26Si3N4淀积淀积P-Si SUBN阱阱27光刻光刻2，刻有源区，场区硼离子注入，刻有源区，场区硼离子注入N阱阱28场氧场氧1N阱阱29光刻光刻3N阱阱30场氧场氧2N阱阱31栅氧化，开启电压调整栅氧化，开启电压调整N阱阱32多晶硅淀积多晶硅淀积多晶硅多晶硅栅氧化层栅氧化层N阱阱33光刻光刻4，刻，刻NMOS管硅栅，管硅栅，磷磷离子注入形成离子注入形成NMOS管管

5、N阱阱34光刻光刻5，刻，刻PMOS管硅栅，管硅栅，硼离子注入及推进，形成硼离子注入及推进，形成PMOS管管N阱阱35磷硅玻璃淀积磷硅玻璃淀积N阱阱36光刻光刻6，刻孔、磷硅玻璃淀积回流，刻孔、磷硅玻璃淀积回流（图中有误，没刻出孔（图中有误，没刻出孔)N阱阱37蒸铝、光刻蒸铝、光刻7，刻铝、，刻铝、光刻光刻8，刻钝化孔，刻钝化孔（图中展示的是刻铝后的图形）（图中展示的是刻铝后的图形）N阱阱VoVinVSSVDDP-SUB磷注入磷注入硼注入硼注入磷硅玻璃磷硅玻璃38离子注入的应用离子注入的应用3940N阱硅栅阱硅栅CMOS工艺流程工艺流程41形成形成N阱阱 初始氧化，形成缓冲层，淀积氮化硅层初始

6、氧化，形成缓冲层，淀积氮化硅层光刻光刻1，定义出，定义出N阱阱 反应离子刻蚀氮化硅层反应离子刻蚀氮化硅层 N阱离子注入，先注磷阱离子注入，先注磷31P+ ，后注砷，后注砷75As+3) 双阱双阱CMOS集成电路的工艺设计集成电路的工艺设计 P sub. 100磷磷31P+砷砷75As+42形成形成P阱阱 在在N阱区生长厚氧化层，其它区域被氮化硅层阱区生长厚氧化层，其它区域被氮化硅层保护而不会被氧化保护而不会被氧化 去掉光刻胶及氮化硅层去掉光刻胶及氮化硅层 P阱离子注入，注硼阱离子注入，注硼N阱阱P sub. 10043推阱推阱退火驱入，双阱深度约退火驱入，双阱深度约1.8m去掉去掉N阱区的氧化

7、层阱区的氧化层N阱阱P阱阱44形成场隔离区形成场隔离区 生长一层薄氧化层生长一层薄氧化层 淀积一层氮化硅淀积一层氮化硅光刻光刻2场隔离区，非隔离区被光刻胶保护起来场隔离区，非隔离区被光刻胶保护起来 反应离子刻蚀氮化硅反应离子刻蚀氮化硅 场区硼离子注入以防止场开启场区硼离子注入以防止场开启 热生长厚的场氧化层热生长厚的场氧化层 去掉氮化硅层去掉氮化硅层45阈值电压调整注入光刻光刻3，VTP调整注入光刻光刻4，VTN调整注入光刻胶光刻胶31P+11B+46形成多晶硅栅（栅定义）形成多晶硅栅（栅定义） 生长栅氧化层生长栅氧化层 淀积多晶硅淀积多晶硅 光刻光刻5， 刻蚀多晶硅栅刻蚀多晶硅栅N阱阱P阱阱

8、47形成硅化物形成硅化物 淀积氧化层淀积氧化层 反应离子刻蚀氧化层，形成反应离子刻蚀氧化层，形成侧壁氧化层（侧壁氧化层（spacer, sidewall） 淀积难熔金属淀积难熔金属Ti或或Co等等 低温退火，形成低温退火，形成C-47相的相的TiSi2或或CoSi 去掉氧化层上的没有发生化学反应的去掉氧化层上的没有发生化学反应的Ti或或Co 高温退火，形成低阻稳定的高温退火，形成低阻稳定的TiSi2或或CoSi248形成形成N管源漏区管源漏区 光刻光刻6，利用光刻胶将，利用光刻胶将PMOS区保护起来区保护起来 离子注入磷或砷，形成离子注入磷或砷，形成N管源漏区管源漏区形成形成P管源漏区管源漏区

9、 光刻光刻7，利用光刻胶将，利用光刻胶将NMOS区保护起来区保护起来 离子注入硼，形成离子注入硼，形成P管源漏区管源漏区49形成接触孔形成接触孔 化学气相淀积化学气相淀积BPTEOS硼磷硅玻璃层硼磷硅玻璃层退火和致密退火和致密光刻光刻8，接触孔版，接触孔版反应离子刻蚀磷硅玻璃，形成接触孔反应离子刻蚀磷硅玻璃，形成接触孔50形成第一层金属形成第一层金属淀积金属钨淀积金属钨(W)，形成钨塞，形成钨塞51形成第一层金属形成第一层金属淀积金属层，如淀积金属层，如Al-Si、Al-Si-Cu合金等合金等光刻光刻9，第一层金属版，定义出连线图形，第一层金属版，定义出连线图形反应离子刻蚀金属层，形成互连图形

10、反应离子刻蚀金属层，形成互连图形52形成穿通接触孔形成穿通接触孔 化学气相淀积化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解等离子增强正硅酸四乙酯热分解Plasma Enhanced TEOS ：tetraethylorthosilicate Si-(OC2H5)4 - 通过化学机械抛光进行平坦化通过化学机械抛光进行平坦化 光刻穿通接触孔版光刻穿通接触孔版 反应离子刻蚀绝缘层，形成穿通接触孔反应离子刻蚀绝缘层，形成穿通接触孔形成第二层金属形成第二层金属 淀积金属层，如淀积金属层，如Al-Si、Al-Si-Cu合金等合金等 光刻光刻10，第二层金属版，定义出连线图形，第二层金属版，定义

11、出连线图形 反应离子刻蚀，形成第二层金属互连图形反应离子刻蚀，形成第二层金属互连图形正硅酸乙脂（TEOS）分解65075053合金合金 形成钝化层形成钝化层 在低温条件下在低温条件下(小于小于300)淀积氮化硅淀积氮化硅 光刻光刻11，钝化版，钝化版 刻蚀氮化硅，形成钝化图形刻蚀氮化硅，形成钝化图形测试、封装，完成集成电路的制造工艺测试、封装，完成集成电路的制造工艺 CMOS集成电路采用集成电路采用(100)晶向的硅材料晶向的硅材料544) 图解双阱硅栅图解双阱硅栅CMOS制作流程制作流程55 首先进行表面清洗，去除wafer表面的保护层和 杂质，三氧化二铝必须以高速粒子撞击，并 用化学溶液进

12、行清洗。甘油 甘油甘油56 然后在表面氧化二氧化硅膜以减小后一步氮化硅对晶圆的表面应力。 涂覆光阻(完整过程包括，甩胶预烘曝光显影后烘腐蚀去除光刻胶)。其中二氧化硅以氧化形成，氮化硅LPCVD沉积形成(以氨、硅烷、乙硅烷反应生成)。57 光刻技术去除不想要的部分，此步骤为定出P型阱区域。 (所谓光刻胶就是对光或电子束敏感且耐腐蚀能力强的材料，常用的光阻液有S1813,AZ5214等)。光刻胶的去除可以用臭氧烧除也可用专用剥离液。氮化硅用180的磷酸去除或含CF4气体的等离子刻蚀(RIE)。 58 在P阱区域植入硼(+3)离子，因硅为+4价，所以形成空洞，呈正电荷状态。(离子植入时与法线成7度角

13、，以防止发生沟道效应，即离子不与原子碰撞而直接打入)。每次离子植入后必须进行退火处理，以恢复晶格的完整性。(但高温也影响到已完成工序所形成的格局)。 59 LOCOS (local oxidation of silicon)选择性氧化：湿法氧化二氧化硅层，因以氮化硅为掩模会出现鸟嘴现象， 影响尺寸的控制。二氧化硅层在向上生成的同时也向下移动，为膜厚的0.44倍，所以在去除二氧化硅层后，出现表面台阶现象。湿法氧化快于干法氧化，因OH基在硅中的扩散速度高于O2。硅膜越厚所需时间越长。 60 去除氮化硅和表面二氧化硅层。露出N型阱区 域。(上述中曝光技术光罩与基片的距离分为接触式、接近式和投影式曝光

14、三种，常用投影式又分为等比和微缩式。曝光会有清晰度和分辩率，所以考虑到所用光线及波长、基片表面平坦度、套刻精度、膨胀系数等)。61 离子植入磷离子(+5)，所以出现多余电子，呈现负电荷状态。电荷移动速度高于P型约0.25倍。以缓冲氢氟酸液去除二氧化硅层。 62 在表面重新氧化生成二氧化硅层，LPCVD沉积 氮化硅层，以光阻定出下一步的field oxide区域。63 在上述多晶硅层外围，氧化二氧化硅层以作为保护。涂布光阻，以便利用光刻技术进行下一步的工序。64 形成NMOS，以砷离子进行植入形成源漏极。 此工序在约1000中完成，不能采用铝栅极工艺，因铝不能耐高温，此工艺也称为自对准工艺。砷离

15、子的植入也降低了多晶硅的电阻率(块约为30欧姆)。还采用在多晶硅上沉积高高熔点金属材料的硅化物熔点金属材料的硅化物(MoSi2、WSi2、TiSi2等)，形成多层结构 65 以类似的方法，形成PMOS，植入硼(+3)离子。 (后序中的PSG或BPSG能很好的稳定能动钠离子，以保证MOS电压稳定)。66 后序中的二氧化硅层皆是化学反应沉积而成，其中加入PH3形成PSG (phospho-silicate-glass)，加入B2H6形成BPSG (boro-phospho-silicate-glass)以平坦表面。所谓PECVD (plasma enhanced CVD) 在普通CVD反应空间导入

16、电浆(等离子)，使气体活化以降低反应温度)。6768 光刻技术定出孔洞，以溅射法或真空蒸发法，依次沉积钛+氮化钛+铝+氮化钛等多层金属。(其中还会考虑到铝的表面氧化和氯化物的影响)。由于铝硅固相反应，特别对浅的PN结难以形成漏电流 (leak current)小而稳定的接触，为此使用TiN等材料，以抑制铝硅界面反应，并有良好的欧姆，这种材料也称为势垒金属(barrier metal)。 69 RIE刻蚀出布线格局。以类似的方法沉积第二层金属，以二氧化硅绝缘层和介电层作为层间保 护和平坦表面作用。70 为满足欧姆接触要求，布线工艺是在含有510%氢的氮气中，在400500温度下热处理1530分钟

17、(也称成形forming)，以使铝和硅合金化。最后还要定出PAD接触窗，以便进行bonding工作。 (上述形成的薄膜厚度的计算可采用光学衍射、倾斜研磨、四探针法等方法测得)。 7172 2. 典型典型P阱阱CMOS工艺的剖面图工艺的剖面图源源硅栅硅栅漏漏薄氧化层薄氧化层金属金属场氧化层场氧化层p-阱阱n-衬底衬底（FOX）低氧低氧73CMOS processp+p+p-74Process (Inverter)p-subP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactN-wellGND低氧低氧场氧场氧p-subp

18、+InVDDS G DD G S图例图例75Layout and Cross-Section View of InverterInTop View or LayoutCross-Section ViewP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactVDDGNDGNDOutVDDInverterInOutN-well图例图例76Process field oxidefield oxidefield oxide773. Simplified CMOS Process FlowCreate n-well and ac

19、tive regionsGrow gate oxide (thin oxide)Deposit and pattern poly-silicon layerImplant source and drain regions, substrate contactsCreate contact windows, deposit and pattern metal layers78N-well, Active Region, Gate OxideCross Sectionn-wellTop ViewS G DD G SMetalMetalMetalPolysiliconn+p+VDDVSSpMOSFE

20、TnMOSFET79Poly-silicon Layer Top ViewCross-Section80N+ and P+ RegionsTop ViewOhmic contactsCross-Section81SiO2 Upon Device & Contact EtchingTop ViewCross-Section82Metal Layer by Metal EvaporationTop ViewCross-Section83A Complete CMOS InverterTop ViewCross-Section84DiffusionSiO2FETPolysilicon85Transi

21、stor - LayoutDiffusionPolysilicon86layersN-DiffusionPoly-siliconMetal 1Metal 2SiO2SiO2SiO2P-Diffusion87Via and ContactsDiffusionMetal 2SiO2SiO2PolysiliconMetal-Diff ContactMetal-Poly ContactSiO2ViaMetal 188Inverter ExampleMetal-nDiff ContactMetal-Poly ContactViaVDDGNDVDDMetal 2Metal 1 Metal-nDiff Co

22、ntactGND894. MOS电路版图举例电路版图举例1) 铝栅铝栅CMOS电路版图设计规则电路版图设计规则2) 铝栅、硅栅铝栅、硅栅MOS器件的版图器件的版图3) 铝栅工艺铝栅工艺CMOS版图举例版图举例 4) 硅栅工艺硅栅工艺MOS电路版图举例电路版图举例 5) P阱硅栅单层铝布线阱硅栅单层铝布线CMOS集成电路的工艺集成电路的工艺过程过程6) CMOS IC 版图设计技巧版图设计技巧 7) CMOS反相器版图流程反相器版图流程901) 铝栅铝栅CMOS电路电路版图设计规则版图设计规则91 该图的说明a 沟道长度 3b GS/GD覆盖c p+，n+最小宽度3d p+，n+最小间距3e p

23、阱与n+区间距2f 孔距扩散区最小间距 2g Al覆盖孔孔 2 3或 3 3h Al栅跨越p+环i Al最小宽度4j Al最小间距3p+Al1n+922) 铝栅、硅栅铝栅、硅栅MOS器件的版图器件的版图硅栅硅栅MOS器件器件铝栅铝栅MOS器件器件93 Source/Drain: Photomask (dark field)Clear GlassChromiumCross Section铝栅铝栅MOS工艺掩膜版的说明工艺掩膜版的说明94 Gate: Photomask (dark field)Clear GlassChromiumCross Section95 Contacts: Photoma

24、sk (dark field)Clear GlassChromiumCross Section96 Metal Interconnects: Photomask (light field)ChromiumClear GlassCross Section97硅硅栅硅栅栅硅栅MOS器件器件工工艺艺的的流流程程Process (1)刻刻有有源源区区正胶正胶98Process (2)刻多晶硅与自对准掺杂刻多晶硅与自对准掺杂Self-Align Doping99Process (3)刻刻接接触触孔孔、反刻铝反刻铝 field oxide (FOX)metal-poly insulator thin ox

25、ide100 3) 铝栅工艺铝栅工艺CMOS反相器版图举例反相器版图举例 图2为铝栅CMOS反相器版图示意图。可见，为了防止寄生沟道以及p管、n管的相互影响，采用了保护环或隔离环：对n沟器件用p+环包围起来， p沟器件用n+环隔离开，p+、n+环都以反偏形式接到地和电源上，消除两种沟道间漏电的可能。 101图2 铝栅CMOS反相器版图示意图 版图分解： 刻P阱 2. 刻P+区/保护环3. 刻n+区/保护带4. 刻栅、预刻接触孔5. 刻接触孔6. 刻Al 7. 刻纯化孔P+区保护环区保护环n+区区/保护带保护带1023版图分解：1. 刻P阱 2. 刻P+区/环3. 刻n+区4. 刻栅、预刻接触孔

26、5. 刻接触孔6. 刻Al 7. 刻纯化孔 1034版图分解：1. 刻P阱 2. 刻P+区/环3. 刻n+区4. 刻栅、预刻接触孔5. 刻接触孔6. 刻Al 7. 刻纯化孔104 4) 硅栅硅栅MOS版图举例版图举例E/E NMOS反相器反相器 刻有源区 刻多晶硅栅刻NMOS管S、D 刻接触孔 反刻Al 图5 E/E NMOS反相器版图示意图105E/D NMOS 反相器 刻有源区 刻耗尽注入区 刻多晶硅栅 刻NMOS管S、D 刻接触孔 反刻Al 图6 E/D NMOS 反相器版图 106 制备耗尽型制备耗尽型MOS管管 在MOS集成电路中，有些设计需要采用耗尽型MOS管，这样在MOS工艺过程

27、中必须加一块光刻掩膜版，其目的是使非耗尽型MOS管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS管区有源区的表面浓度，使MOS管不需要栅电压就可以开启工作。 然后采用干氧湿氧干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的SiO2层，防止寄生MOS管的形成。107 硅栅硅栅CMOS与非门版图举例与非门版图举例 刻P阱刻p+环刻n+环刻有源区刻多晶硅栅刻PMOS管S、D刻NMOS管S、D刻接触孔反刻Al 图7 硅栅CMOS与非门版图 1088109硅栅硅栅P阱阱CMOS反相器版图设计反相器版图设计举举例例ViV oT2 W/L=3/1T1 W

28、/L=1/1PolyDiffAlconP阱ViVssV oVdd5. 刻刻NMOS管管S、D6. 刻接触孔刻接触孔7. 反刻反刻Al (W/L)p=3(W/L)n1. 刻刻P阱阱2. 刻有源区刻有源区3. 刻多晶硅栅刻多晶硅栅4. 刻刻PMOS管管S、D1101. 刻刻P阱阱2. 刻有源区刻有源区3. 刻多晶硅栅刻多晶硅栅1114. 刻刻PMOS管管S、D5. 刻刻NMOS管管S、D112VDDVoViVss7. 反刻反刻Al6. 刻接触孔刻接触孔VDDViVssVo113光刻光刻1与光刻与光刻2套刻套刻光刻光刻2与光刻与光刻3套刻套刻114光刻光刻3与光刻与光刻4套刻套刻光刻胶保护光刻胶保护

29、光刻光刻4与光刻与光刻5套刻套刻光刻胶保护光刻胶保护刻刻PMOS管管S、D刻刻NMOS管管S、DDDSS115光刻光刻5与光刻与光刻6套刻套刻VDDViVssVo光刻光刻6与光刻与光刻7套刻套刻VDDViVDDVoViVssVDDViVssVo116ViVoT2 W/L=3/1T1 W/L=1/1PolyDiffAlconP阱ViVssVoVDD1175) P阱硅栅单层铝布线阱硅栅单层铝布线CMOS的工艺过程的工艺过程 下面以光刻掩膜版为基准，先描述一个P阱硅栅单层铝布线CMOS集成电路的工艺过程的主要步骤，用以说明如何在CMOS工艺线上制造CMOS集成电路。（见教材第（见教材第7-9页，图页

30、，图1.12）118CMOS集成电路工艺集成电路工艺-以以P阱硅栅阱硅栅CMOS为例为例 1、光刻、光刻I-阱区光刻，刻出阱区注入孔阱区光刻，刻出阱区注入孔 N-SiSiO2119 2、阱区注入及推进，形成阱区、阱区注入及推进，形成阱区N-subP-well120 3、去除、去除SiO2，长薄氧，长长薄氧，长Si3N4N-subP-wellSi3N4薄氧薄氧121 4、光、光II-有源区光刻，刻出有源区光刻，刻出PMOS管、管、NMOS管的源、栅和漏区管的源、栅和漏区N-SiP-wellSi3N4122 5、光、光III-N管场区光刻，管场区光刻，N管场区注入孔，管场区注入孔，以以提高场开启提

31、高场开启，减少闩锁效应及改善阱的接，减少闩锁效应及改善阱的接触。触。光刻胶N-SiP-B+123 6、长场氧，漂去、长场氧，漂去SiO2及及Si3N4，然后长，然后长栅氧。栅氧。N-SiP-124 7、光、光-p管场区光刻（用光管场区光刻（用光I的负版），的负版），p管场区注入，管场区注入， 调节调节PMOS管的开启电压管的开启电压，然后生长多晶硅。然后生长多晶硅。N-SiP-B+125 8、光、光-多晶硅光刻，形成多晶硅栅及多晶硅光刻，形成多晶硅栅及多晶硅电阻多晶硅电阻多晶硅N-SiP-126 9、光、光I-P+区光刻，刻去区光刻，刻去P管上的胶。管上的胶。P+区注入，形成区注入，形成PMO

32、S管的源、漏区及管的源、漏区及P+保护环（图中没画出保护环（图中没画出P+保护环）。保护环）。N-SiP-B+127 10、光、光-N管场区光刻，刻去管场区光刻，刻去N管上的胶。管上的胶。 N管场区注入，形成管场区注入，形成NMOS的源、漏区及的源、漏区及N+保护环（图中没画出）。保护环（图中没画出）。光刻胶N-SiP-As128 11、长、长PSG（磷硅玻璃）。（磷硅玻璃）。PSGN-SiP+P-P+N+N+129 12、光刻、光刻-引线孔光刻。引线孔光刻。PSGN-SiP+P-P+N+N+130 13、光刻、光刻-引线孔光刻（反刻引线孔光刻（反刻Al）。PSGN-SiP+P-P+N+N+V

33、DDINOUTPNSDDSAl131 8.7 RS触发器触发器 p.154 特性表实际上是一种特殊的真值表，它对触发器的描述十分具体。这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出变量（因变量）则是触发器的次态。特性方程是从特性表归纳出来的，比较简洁；状态转换图这种描述方法则很直观。 ？132133QQMR,PMR,N图例：图例：实线：扩散区，实线：扩散区，虚线：铝，虚线：铝，阴影线：多晶硅、阴影线：多晶硅、黑方块：引线孔黑方块：引线孔N阱阱134 6) CMOS IC 版图设计技巧版图设计技巧 1、布局要合理、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼

34、）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。容，是否符合管壳引出线排列要求。（2）特殊要求的单元是否安排合理，如）特殊要求的单元是否安排合理，如p阱与阱与p管漏管漏源源p+区离远一些，使区离远一些，使 pnp ，抑制，抑制Latch-up，尤其是输，尤其是输出级更应注意。出级更应注意。（3）布局是否紧凑，以节约芯片面积，一般尽可能）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。将各单元设计成方形。（4）考虑到热场对器件工作的影响，应注意电路温）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。度分布是否合理。 135 2、单元配置恰当、单元配置

35、恰当 （1）芯片面积降低）芯片面积降低10%，管芯成品率，管芯成品率/圆圆片片 可提高可提高15 20%。 （2）多用并联形式，如或非门，少用串）多用并联形式，如或非门，少用串联形式，如与非门。联形式，如与非门。 （3）大跨导管采用梳状或马蹄形，小跨）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规导管采用条状图形，使图形排列尽可能规整。整。136 3、布线合理、布线合理 布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。长连线选用金属。 多晶硅穿过Al线下面时，长度尽可能短

36、，以降低寄生电容。 注意VDD、VSS布线，连线要有适当的宽度。 容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列。 137 4、CMOS电路版图设计对布线和接触孔电路版图设计对布线和接触孔的特殊要求的特殊要求 （1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。 采用接衬底的环行VDD布线。 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。 尽量使VDD、VSS接触孔的长边相互平行。 接VDD的孔尽可能离阱近一些。 接VS

37、S的孔尽可能安排在阱的所有边上（P阱）。 138（2）尽量不要使多晶硅位于）尽量不要使多晶硅位于p+区域上区域上多晶硅大多用n+掺杂，以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂导致杂质补偿，使多晶硅。（3）金属间距应留得较大一些（）金属间距应留得较大一些（3 或或4 ） 因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量。139 5、双层金属布线时的优化方案、双层金属布线时的优化方案 （1）全局电源线、地线和时钟线用第二层金属线。 （2）电源支线和信号线用第一层金属线（两层金属之间用通孔连接）。 （3）尽可能使两层金属互

38、相垂直，减小交叠部分得面积。1407) CMOS反相器反相器版图流程版图流程141N wellP well CMOS反相器版图流程反相器版图流程(1)1. 阱阱做做N阱和阱和P阱封闭图形，阱封闭图形，窗口注入形成窗口注入形成P管和管和N管的衬底管的衬底142N diffusion CMOS反相器版图流程反相器版图流程(2)2. 有源区有源区做晶体管的区域（做晶体管的区域（G、D、S、B区区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层封闭图形处是氮化硅掩蔽层，该处不会长场氧化层143P diffusion CMOS反相器版图流程反相器版图流程(2)2. 有源区有源区做晶体管的区域（做晶体管的区域（G、D、S、B区区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层封闭图形处是氮化硅掩蔽层，该处不会