基于FPGA的多功能表设计

1、编号： 毕业设计说明书题 目： 基于FPGA的 多功能表设计 学院： 应用科技学院 专 业： 电子信息工程 学生姓名： 学 号： 指导教师： 符强 职 称： 讲师 题目类型：理论研究 实验研究 工程设计 工程技术研究 软件开发 2011年6月10日摘 要信号发生器和频率计是电子测量领域应用最广泛、最常用的仪器。信号发生器可以产生不同频率、幅度的信号用于测试电子系统及其它用途。频率计能够快速准确的捕捉到被测信号频率的变化。随着现代半导体工艺的发展，可以在一片FPGA内实现信号发生器和频率计功能，提高信号发生器和频率计性能的同时仪器变得小型化、轻便化。本文阐述了DDS和等精度频率计的原理，分析和指

2、出了传统方法实现信号发生器和频率计的缺点和局限，并阐述了采用DDS和等精度频率计方案的优势。分析了设计要求后给出了不同的设计方案，针对各个设计方案的优缺点选择了满足性能要求的设计方案，并完成该系统的硬件设计。论文对采用FPGA作为控制器的信号发生器和等精度频率计的软硬件进行了详细的介绍和分析。硬件设计时，进行了抗干扰设计，主要包括滤波技术、电源噪声处理、接地处理等。并给出了调试方法，对调试和测试过程中出现的问题进行了分析和提出解决方法。文中给出了部分波形测试图和测试数据，并对此作一定的分析。这些测试数据表明设计的系统能够产生正弦波、方波、三角波、锯齿波，可以改变信号输出的频率、幅度和相位。同时

3、，系统可以测量0.25-10Vpp、0-10MHz信号的频率。系统具有体积较小的特性以及性能指标都达到了设计要求，因此具有一定的推广价值。关键词：DDS；等精度；频率计；FPGAAbstractSignal generator and frequency meter is the most widely used electronic measurement field, and the most commonly used instruments. Signal generator can produce different frequency and amplitude of the si

4、gnal used to test electronic systems and other uses. Frequency meter can be quickly and accurately capture the signal frequency. With the development of modern semiconductor technology can be realized in a FPGA, signal generators and frequency counter functions, improve the signal generator and freq

5、uency meter performance, while devices get smaller, lightweight technology.The paper illustrates the principle of DDS and equal precision frequency measurement ,analysis of DDS and equal precision frequency measurement and pointed out that the traditional methods for signal generator and frequency m

6、eter of the shortcomings and limitations, described the use of DDS and other advantages of precision frequency meter program. After analysis of the design requirements are given a different design, the advantages and disadvantages for each design selected to meet the performance requirements of the

7、design, and complete the hardware design. Papers on the use of FPGA as the controller of the signal generator and frequency meter accuracy of the hardware and software such as a detailed description and analysis. Hardware design, carried out anti-jamming design, including filtering, power supply noi

8、se handling, ground handling and so on. Debugging method is given, the process of debugging and testing problems were analyzed and a solution.The paper gives a partial wave test pattern and test data, and this for some analysis. These test data show that the designed system can produce sine, square,

9、 triangle wave, sawtooth, can change the signal output of the frequency, amplitude and phase. Meanwhile, the system can measure the 0.25-10Vpp ,0-10MHz signal. System has smaller features and performance indicators have met the design requirements, so have some promotional value.Keywords: DDS; such

10、precision; frequency meter; FPGA目 录引言11 直接数字频率合成原理21.1 DDS原理21.2 DDS性能31.3 本章小结42 等精度频率计原理42.1 测频方式种类42.1.1 直接测频法42.1.2 多周期同步法52.2 等精度频率计原理52.3 本章小结63 FPGA设计流程73.1 EDA简介73.2 EDA设计流程73.3 Quartus II简介83.4 EP2C8Q208芯片介绍83.5 本章小结94 硬件系统方案设计选择94.1 信号发生器系统方案选择104.1.1 数模转换器的选择104.1.2 高速运放的选择114.1.3 低通滤波器12

11、4.1.4 功率放大器134.1.5 幅度控制154.1.6 显示模块164.1.7 按键输入164.2 TTL信号输出模块174.3 等精度频率计系统组成184.3.1 输入信号调理184.3.2 信号整形194.4 系统设计194.5 本章小结205 系统内部电路设计205.1 DDS模块215.1.1 相位累加器215.1.2 锁存器215.1.3 波形ROM225.1.4 波形选择模块235.1.5 频率控制字245.1.6 移相功能255.1.7 改变占空比模块255.1.8 按键处理255.1.9 TLC5615控制模块255.1.10 二进制转十进制265.1.11 数码管动态显

12、示265.2 等精度频率计模块265.2.1 高速计数器265.2.2 乘法器275.2.3 除法器275.3 本章小结286 系统调试286.1 调试前的准备工作286.2 信号发生器部分调试296.2.1 测试系统是否能够输出信号及频率范围296.2.2 输出信号幅度范围及驱动负载能力296.2.3 TLC5615输出电压测试306.2.4 TTL电平信号测试306.2.5 移相功能测试306.3 等精度频率计部分调试306.3.1 小信号放大电路调试306.3.2 大信号衰减电路调试306.3.3 信号整形电路调试316.4 按键电路调试316.5 数码管电路调试316.6 本章小结31

13、7 系统性能指标测试317.1 信号发生器性能指标测试317.1.1 输出频率范围及精度317.1.2 输出幅度范围及误差327.1.3 输出相位范围及误差337.1.4 输出波形种类347.1.5 占空比测试367.2 TTL电平信号输出频率范围367.3 等精度频率计性能指标测试367.4 本章小结378 结论388.1 本文总结388.2 展望及改进38谢 辞39参考文献40引言现代电子技术突飞猛进，日新月异，各种新工艺层出不穷，器件集成度和性能不断提高。电子技术已经渗透到每个学科和我们日常生活的每个领域。特别是最近几年手机，平板电脑，3G等消费类电子产品异常火爆；这些电子产品性能越来越

14、强大，体积越来越小而价格却越来越低，几乎快要到每个消费者都拥有的地步。这些都得益于半导体工艺的不断革新，但是最重要的还是依赖于数字技术。数字技术以其功能强大，易于集成等优点逐步代替模拟技术，成为推动电子技术发展的强劲动力。数字技术也在推动仪表仪器的发展，现在的仪表仪器基本实现了数字化。电子设计中常用的工具，如万用表、示波器、信号发生器、频率计等都采用数字技术，这些数字化的仪器逐渐取代使用模拟技术的仪器。因此，现在已经很难见到以前那些又大又笨重的仪器却而代之的是各种小型化、轻便的数字仪器。各种各样的电子仪器作为信号产生、采集、分析、校准等工具，应用于各个电子领域，从科学研究、生产研发到培训教学都

15、要用到和涉及到电子仪器。在电子设计中要用到数字万用表、电源、示波器、信号发生器、频率计等这些常见的仪器。随着电子系统设计复杂程度的增加要使用的仪器会越来越多。因此，电子工程师的工作平台常常会出现这样的画面：几台电子仪器叠放在一起，然后通过各种各样的导线将这些仪器和电路板连接起来。随着数字技术的发展，仪表仪器除了朝着小型化、轻便化、功能多样化方向发展，也逐渐把其它仪表仪器的功能集成到一个仪器上。生产仪表仪器的厂家已经实现把万用表和示波器集成到一个仪器。把多个仪器集成到一个仪器上可以减少生产或者测试时使用仪器的数量，降低电子系统测试的复杂程度；也可以减少仪器使用者的成本支出和减少原材料的用量、生产

16、成本。从而使得仪表仪器更加符合现代社会人们对节能、环保、低碳等对于人类社会持续发展的要求和愿望。在生产和科研中常常要用到信号发生器提供一个标准的已知各种参数的电信号给要测试的电子系统，然后，对测试电子系统的输出信号进行分析，从而对电子系统已实现的功能或者问题进行判断和定位。频率是最重要和最基本的物理量，频率作为电子系统一个非常重要的物理指标，常常作为电子系统性能高低和工作正常与否的判断依据。因此，对电子系统输出信号的频率进行分析就变得非常有必要了，而对频率进行测量就必须使用频率计。频率计可以对幅度从几毫伏到十几伏或者从几赫兹到几百兆赫兹的频率进行测量。对于普通的应用测量或者对精度要求不高的领域

17、购买信号发生器和频率计成本会比较高，同时显得比较浪费。如果能把信号发生器和频率计集成到一个仪器上，并且信号发生器能输出一定频率范围的函数信号和能对一定幅度、频率的信号进行测频，那么这种仪器就能满足上述要求和应用领域。此外，仪表仪器市场上很少有信号发生器和频率计功能组合在一起的仪器。这也是本文的出发点和性能设计参考方向。本文在一片FPGA（现场可编程门阵列）芯片和其他模拟器件上实现信号发生器和频率计的功能，从而满足部分需求。1 直接数字频率合成原理产生频率的方式有很多种方式，传统的信号发生器都是采用谐振法来实现频率信号的产生，通过锁相环或者压控振荡器和加、减、乘、除运算产生一定频率范围的信号。产

18、生频率也称为频率合成，频率也可以用数字方式合成。频率合成已经发展到了第三代，第一代是直接频率合成，利用谐振法产生一个信号，经过倍频、混频或者分频等处理之后，输出一个一定频率范围的信号。这种方式输出的频率可调范围小，稳定性差，设备比较笨重等。第二代称为锁相频率合成，通过锁相环和加、减、乘、除运算产生一定范围的频率信号。经过锁相环可以产生频率很高的频率，而且对杂散有很大的抑制作用。但是这种合成方式改变频率的范围仍然比较小，灵活性比较差。第三代频率合成方式称为直接数字频率合成（DDSDirect Digital Frequency Synthesizer）。DDS是20世纪70年代由美国学者提出的基

19、于数字技术的频率合成新方法，但是受限于当时电子技术的约束，这种新颖的频率合成方式没有得到应用。随着半导体工艺的发展，DDS的优越性逐渐凸显出来。与传统频率合成方式相比，DDS具有输出相位连续，频率分辨率高，输出频率稳定，频率切换速度快，体积小等特点。1.1 DDS原理直接数字频率合成由美国学者J.Tiemey、C.M.Rader和B.Gold等人于1971年提出，这是一个全新的从相位概念提出的频率合成技术。DDS由相位累加器、频率控制字、相位控制字、一个周期的完整波形ROM、D/A、低通滤波器等组成。其中，相位累加器是DDS的核心。相位累加器的组成框图如下： 寄存器频率控制字M Fclk图1-

20、1 相位累加器Fclk为系统时钟，DDS相位累加器的位宽一般取值在2440之间。通常选取32位，即频率控制字M的位宽也是32位，此时，相位分辨率为1/。通过频率控制字M即可改变相位累加器的增量。在Fclk时钟的一个周期内，相位累加器相加一次，得到的数值作为ROM的地址读取相应的ROM中的波形幅度值，从而实现将相位信息转换为经过量化的波形幅度值。LPFDACROM相位累加器频率控制字MFclk系统时钟 图1-2 DDS系统结构从ROM中输出经过量化的波形幅度值送给数模转换器（DACDigital-to-Analog Converter），DAC将数字量转换为模拟量，再经过低通滤波器（LPFLow

21、 Pass Filter）的平滑后即可得到一个纯净的波形信号。相位累加器在每个Fclk时钟下进行一次相加，然后，利用相加的结果去读取ROM。相加速度的快慢决定了输出信号的频率，DAC输出信号的频率FO由以下公式决定：Fo = M * Fclk /2N其中，Fo为输出频率，M为频率控制字，Fclk为系统时钟，N为相位累加器的位宽。本文使用N为32位，Fclk为有源晶振提供的25MHz，输出频率分辨率为0.00582Hz。由此可以看出DDS系统输出的频率可以精确到0.005Hz，传统的频率合成方式根本不可能达到如此高的分辨率。相位累加器在系统时钟的驱动下，从0开始相加，每次相加M即经过2N/M次相

22、加后，相位累加器达到满量程产生一次溢出，从而完成一个周期，该周期就是DDS输出频率。根据亏奈斯特定理，DDS输出频率可以达到Fclk系统时钟频率的一半。但是在实际工程应用中为保证输出信号的质量，把DDS输出频率限定为Fclk的40%。1.2 DDS性能DDS的原理决定了它有许多性能卓越的地方，同时也是传统方法无法实现的：（1）输出频率带宽大根据亏奈斯特定理，DDS可以输出系统时钟频率的一半；根据实际工程需要也可以达到系统时钟的40%，这是传统方式不可能达到的。（2）输出频率分辨率高如前面所述，在系统时钟一定的情况下，相位累加器的位数越大，得到的频率分辨率就越高。现在出现的DDS函数信号发生器的

23、频率分辨率可以达到1mHz级，普通应用时都可以达到1Hz的分辨率。（3）输出频率切换速度快DDS是一个开环系统，只要频率控制字改变，经过一个系统时钟周期就可以改变相位累加器的值，即经过一个系统时钟周期DDS输出的频率就可以发生改变；而且系统时钟的频率越高转换速度越快。（4）输出相位连续因为相位累加器的值是线性增加的，只有在改变输出频率的情况下才会造成相位不连续。（5）可以输出任意波形DDS是把波形量化后的数据放在ROM中。因此，只要改变ROM中的数据就可以实现任意波形的输出。这也是DDS的一个很重要的应用任意信号发生器。（6）DDS其它优点由于DDS使用数字技术实现功能。因此，可以很容易将其集

24、成在一个面积很小的硅片上，硅片面积小可以降低生产成本和芯片功耗，提高性能等一系列优势。尽管DDS性能如此优异，但是仍然存在缺点：DDS可以看作是对系统时钟的分频，DDS输出频率受限于系统时钟；要想得到较高的频率就必须提高系统时钟频率，提高系统时钟就会使成本上升，芯片功耗和面积也会跟着提升。由于DDS是全数字构造，会引入不同的噪声。例如，在相位累加器和ROM地址之间的链接是截断的，即截取相位累加器的高位，低位舍弃；这样会造成相位截断误差而引入噪声。波形幅度量化造成的误差以及DAC量化误差都会引入数字噪声及杂散。1.3 本章小结在本章中对各种频率合成方式进行介绍，分析了直接数字频率合成的原理及性能

25、优缺点，对噪声引入的原因进行了分析。2 等精度频率计原理2.1 测频方式种类频率是最重要和最基本的物理量。测量频率是最重要的电子测量领域，测量频率准确与否关系到判断电子系统性能的高低、是否工作正常的判断依据。常用的测频方法有直接测频法、多周期同步法等。2.1.1 直接测频法直接测频法是最简单的、最基本的测频法。其原理是在给定的闸门时间内对输入的脉冲进行计数，计数值就是频率或周期。直接测频法原理结构如下：信号整形译码显示控制电路闸门信号控制计数器输入脉冲图2-1 直接测频法原理直接测频法在闸门一定的情况下，输入脉冲的频率越高测量的结果越准确；在输入脉冲一定频率情况下，闸门时间越长测量的结果越准确

26、。但是直接测频法在测量低频段时测量误差较大，只有在测量频率较高的脉冲时误差才比较小。2.1.2 多周期同步法多周期同步法从直接测频法发展而来，也是目前应用较广的一种测频方式。其闸门为被测脉冲的整数倍，在整个测量频域内可以实现恒定测量误差。多周期同步法系统框图如下：信号整形计数器1闸门1输入脉冲译码显示数学运算闸门2计数器2 系统时钟图2-2 多周期同步法系统框图多周期同步法减小了测量误差，但是多周期同步法不能连续测量，也不能够保证高精度的测量。2.2 等精度频率计原理上述两种测频方法都存在这样或那样的问题和缺点。因此，本文采用等精度频率计对频率进行测量，这种方法可以保证在整个测量范围内保持恒定

27、的测量误差。等精度测频原理结构如下：使能端32位高速计数器1标准系统时钟数学运算译码显示D触发器闸门使能端32位高速计数器2被测信号清零图2-3 等精度测频原理结构等精度频率计原理如下：系统在开始测量时，先发出一个清零信号将两个高速计数器的计数值变为零，没有清零会使计数值增大从而引入测量误差。同时，也将D触发器的输出变为低电平，使得两个高速计数器的使能端无效，计数器禁止计数。系统初始化之后，闸门打开允许计数器工作，但是计数器并没有开始工作。而是要等待被测信号上升沿的到来，此时D触发器才输出高电平，即计数器的使能端有效，计数器开始工作，两个计数器分别对标准的系统时钟信号和被测信号进行计数。闸门关

28、闭之后，两个计数器并没有马上停止计数，而是要等待被测信号上升沿的到来，D触发器输出低电平，使得两个高速计数器的使能端无效，即计数器停止计数。因此，闸门的宽度和出现的时间都不会影响计数器的使能信号，允许计数器工作的周期总是等于被测信号周期的整数倍。正因为如此才能保证被测信号在任何频率情况下都能保持恒定的误差精度。在一个闸门时间内，对标准系统时钟信号的测量计数值为Nb，对被测信号的测量计数值为Nx，有以下式成立：Fb / Nb = Fx / Nx其中，Fb为标准系统时钟频率。由此，可得到被测信号的频率：Fx =( Fb * Nx )/ Nb可以看出被测信号的频率精度与闸门的大小和出现的时间无关，测

29、量精度只与标准系统时钟的精度有关。如果Fb由稳定性和精确性高的晶体振荡器提供，那么被测信号频率的误差将大大降低。在闸门和Fb频率一定的情况下，等精度频率计可以实现在整个测量范围内保持恒定误差不变。2.3 本章小结在本章节中先介绍了几种常用的测频方法，简单介绍它们的工作原理和适用范围。最后介绍了等精度测频的原理，分析了等精度测频的误差因素。3 FPGA设计流程本文是基于FPGA设计系统，在本章节中将介绍FPGA芯片、Quartus II软件及其设计流程。3.1 EDA简介EDA是电子设计自动化（Electronic Design Automation）的缩写，于20世纪60年代中期提出并发展。E

30、DA是现代电子设计技术的核心。EDA技术以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度，使设计者从比较繁重的设计任务中解放出来，大大的提高劳动效率。3.2 EDA设计流程作为一种比较新颖或者比较先进的设计思想，EDA技术首选采用自顶向下的设计方法，自顶向下的设计方法依赖于EDA技术的快速发展以及强大的EDA工具。了解和熟悉EDA的开发设计流程对于使用EDA软件、提

31、高设计效率等十分有效。EDA设计流程采用自顶向下的设计方法。图3-1 EDA设计开发流程EDA设计开发流程可分为六个步骤：设计输入、综合、适配、时序仿真与功能仿真、编程下载、硬件测试。1. 设计输入设计者可以使用HDL文本编辑或者原理图方式。原理图输入方式类似于传统的电子设计方式，在图形编辑界面上将各种功能模块组合起来。这种方式比较直观，易于理解和排错；但是，当系统的设计规模很大时，原理图输入方式就会容易出错，难以理解。而采用HDL文本输入方式就可以避免使用原理图输入方式的一切问题。由于本文的设计系统规模不是很大，采用原理图和HDL文本输入方式结合起来，充分利用两者的优势，加快系统设计的速度。

32、2. 综合综合是EDA设计流程最重要的一步，因为综合是将HDL描述与硬件结构连接起来。综合的结果就是根据设定的约束条件和硬件结构进行编译，优化、转换和综合，最终生成门级电路描述网表文件。3. 适配适配的功能是把网表文件配置于指定的目标器件中，生成下载文件。4. 时序仿真和功能仿真仿真在EDA设计过程中具有重要地位。通过仿真用于验证设计和排除错误。如果仿真结果不对则继续对HDL文件或者原理图文件进行修改，直至仿真结果对为止。在本文设计中对于时序要求不高；因此，没有进行相应的时序仿真，都是进行功能仿真。5. 编程下载通过仿真正确后，将适配后生成的下载或配置文件下载到FPGA芯片上进行硬件调试和验证

33、。6. 硬件测试在电路板系统上运行设计工程验证电路板的运行结果是否正确。3.3 Quartus II简介在本文设计中使用Quartus II 9.0版本完成工程设计和仿真。在此简单对Quartus II 进行介绍。Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/Me

34、gaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。3.4 EP2C8Q208芯片介绍因为手中只有EP2C8Q208的FPGA芯片，因此本文选用这个型号的芯片作为核心。Altera推出的Cyclone II FPGA是Cyclone系列低成本FPGA中的最新产品。Altera于2002年推出的Cyclone器件系列永远地改变了整个FPGA行业，带给市场第一也是唯一的以最低成本为基础而设计的FPGA系列产品。 Altera采用相同的方法在尽可能小的裸片面积下构建了Cyclone II 系列。Cyclone II FPGA系列提供了与其上一代产品相同

35、的优势一套用户定义的功能、业界领先的性能、低功耗但具有更多的密度和功能，极大地降低了成本。Cyclone II 器件扩展了低成本FPGA的密度，最多达68，416个逻辑单元（LE）和1.1M比特的嵌入式存储器。Cyclone II器件的制造基于300mm晶圆，采用台积电90nm、低K值电介质工艺，这种可靠工艺也曾被用于Altera的Stratix II器件。这种工艺技术确保了快速有效性和低成本。通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争。EP2C8Q208属于Cyclone II系列，EP2C8Q208器件的特性如下表所列：表

36、3-1 EP2C8Q208器件特性名称LEsTotal RAM bits Embedded multipliers PLLsMaximum user I/O pins 配置器件EP2C8Q2088256182182EPCS43.5 本章小结在本章节中首先介绍了EDA设计思想和设计流程，然后，对Quartus II软件进行简单扼要的介绍，在章节的后面对本文设计中用到的EP2C8Q208芯片和资源参数进行了介绍。4 硬件系统方案设计选择硬件是整个电子系统的核心，硬件决定了系统的性能。而系统方案的选择又决定了硬件的布局和性能的高低。本文要求设计一个可以输出常用函数信号和能对一定范围的信号进行频率测量

37、的系统。因此，本系统可以看成是由产生信号和测频功能组成的电子系统，下面将分别介绍这两部分。硬件系统方案框图如下：FPGA低通滤波差分放大LED数码管显示高速DAC16个独立按键信号整形高速运放功率放大 0.25Vpp10Vpp、010MHz信号图4-1 硬件系统结构框图4.1 信号发生器系统方案选择本文使用DDS方案作为信号发生器方案。这里有两种方案可供选择：一、采用专用的高性能DDS芯片随着DDS性能的不断提升，DDS应用越来越广，需求也越来越大。于是，出现了许多生产DDS芯片的公司。例如，AD（Analog Device）公司，Qualcomm公司，Omerga公司等，它们生产了许多性能优

38、秀的DDS芯片。由于DDS芯片采用全数字化，因此芯片高度集成，体积小，使用起来非常方便，只需接少量的外围元器件就可以工作。二、使用FPGA芯片设计DDS电路FPGA芯片具有高度集成、高度可靠、高度灵活性、并行运行和强大的EDA工具支持等特性，用于设计DDS电路十分合适。由于专用DDS芯片已经将波形数据固化在芯片里面，DDS芯片只能输出固定的波形。用FPGA方案设计的电路只要改变ROM中的数据就可以改变输出波形，稍加改进可以做成任意信号发生器。另外，FPGA已经高度集成几乎可以将整个系统在一片芯片上实现，实现了所谓的片上系统，从而减小整个电子系统的体积，降低功耗，提供可靠性。FPGA的优异性能已

39、经成为DDS系统的首选器件。因此，本设计选择FPGA作为控制核心。4.1.1 数模转换器的选择从图4-1可以看出本文使用高速数模转换芯片负责将量化的波形数据转换为模拟信号。本文设计的系统要求能够输出10Vpp、1MHz的函数信号，因此需要一个高速数模转换器。常见的DAC芯片DAC0832电流建立时间为1微秒，也就是1MHz左右。经过实际电路测试使用DAC0832输出正弦波最大不失真频率为100KHz左右，根本无法满足设计要求。本设计选择DAC902E作为数模转换器。DAC902E是德州仪器公司生产的一款高速数模转换器芯片，其量化位数为12位，转换速率为165MSPS。该芯片专门用于高速数据转换

40、和DDS领域。因此，该芯片完全可以满足设计要求。高转换速率的DAC芯片都是电流型输出，需要设计一个I/V转换电路将电流转换成电压。DAC902E外围元器件电路如下图：图4-2 DAC902E外围元器件电路4.1.2 高速运放的选择DAC902E可以提供220mA的电流，在两个电流输出端各并联一个50欧姆的电阻，即DAC902E可以产生一个幅度为0.11V的信号。本系统要求产生可以输出10V峰值、1MHz的信号。因此，需要对DAC902E输出的信号幅度进行放大。对幅度放大采用运算放大器对输入的信号进行放大。本设计中信号增益为10100，带宽为1MHz，带宽增益积等于10100MHz。通用运放的带

41、宽增益积很难达到100MHz，所以必须采用高速运放。直接使用一级放大，难以做到带宽和增益的兼顾。因此，使用两级放大的形式，先将DAC902E输出的信号放大5倍，后级的功率放大级放大2倍，经过两级放大使增益可以达到10倍。高速运放分为电压反馈（VFB）和电流反馈（CFB）。大多数的运放都是电压反馈，但电压反馈型运放有两个主要缺点：一是带宽随增益增加而急剧下降，也就是所谓的带宽增益积；二是压摆率低。电流反馈型运放可以弥补电压反馈型运放的不足。电流反馈型运放的带宽和增益是分开的，互不影响。虽然很多高速电压反馈型运放的小信号带宽超过100MHz，但是当大信号经过电压反馈型运放时会出现增益下降和波形失真

42、。因此，本系统选择电流反馈型运放AD811。AD811是AD公司生产的一款宽带电流反馈型运算放大器，针对广播级质量视频系统进行了优化。-3 dB带宽为120 MHz (G=+2)，差分增益和相位误差分别为0.01%和0.01，使AD811成为所有视频系统的绝佳选择。除了低差分增益和相位误差外，它还满足严苛的0.1 dB增益平坦度要求，带宽达到35 MHz (G = +2)。无论驱动一条还是两条后部端接的75欧姆电缆，均可达到这一性能，而且电源电流低至16.5 mA。此外，AD811的额定电源电压范围为4.5 V至18 V。AD811作为一款电流反馈型运放其压摆率高达2500V/uS，其另一个突

43、出的性能就是性价比高，非常适合高性能和低成本要求的领域。本设计采用差分放大的形式将从DAC902E输出的信号进行放大。具体电路如下：图4-3 AD811差分放大电路4.1.3 低通滤波器滤波器可以分为有源滤波和无源滤波。有源滤波器使用运算放大器，利用运放的理想特性可以省去电感从而减小系统的面积。但是由于运放的带宽有限，有源滤波器的带宽也跟着受限。无源滤波器使用分立式元器件，带宽较大，一般用于高频设计。本系统中采用分立式元器件设计一个带宽为10MHz的无源低通滤波器。低通滤波器分为巴特沃斯滤波器、切比雪夫滤波器和椭圆滤波器等。巴特沃斯滤波器的特点是通频带内的频率响应曲线最大限度平坦，没有起伏，而

44、在阻频带则逐渐下降为零。切比雪夫滤波器在过渡带比巴特沃斯滤波器的衰减快，但频率响应的幅频特性不如后者平坦。切比雪夫滤波器和理想滤波器的频率响应曲线之间的误差最小，但是在通频带内存在幅度波动。椭圆滤波器是在通带和阻带等波纹的一种滤波器。椭圆滤波器相比其他类型的滤波器，在阶数相同的条件下有着最小的通带和阻带波动。适合将杂散信号滤除，因此本系统选用椭圆滤波器作为低通滤波器，带宽设计为10MHz的5阶椭圆滤波器。滤波器的具体电路如下图所示：图4-4 5阶椭圆滤波器Multisim软件仿真结果如下：图4-5 5阶椭圆滤波器带宽图4-6 5阶椭圆滤波器相位特性从图4-5可以看出在截止频率附近比较陡峭，跟理

45、想滤波器特性比较接近。图4-6显示了5阶椭圆滤波器的相位特性，当输入频率超过1MHz时滤波器输出会出现相位变化。4.1.4 功率放大器从DAC芯片输出的信号幅度和功率都很小，作为信号源来说都要求能够驱动50欧姆负载工作。虽然AD811可以提供100mA的电流，但是100mA是AD811能够提供的最大电流，一般情况下很难达到，因为当输出频率高达1MHz以上时AD811的性能会有所下降，根本不能满足设计要求输出10Vpp的信号。因此，AD811定位负责放大信号的电压，在信号输出的后级增加一级功率放大器。后级功率放大器将电压放大2倍，同时，负责将电流放大。功率放大器有很多类型可以选择，常见的音频功放

46、等都是功率放大器。在本设计中要求将1MHz的信号进行放大，必须采用高频功率放大器。高频功率放大器在兼顾带宽的同时还要能够将信号的功率放大。高频功率放大器可以使用分立元器件组成，也可以使用集成功率放大器芯片。对于采用分立元器件构成的功率放大器来说可以把带宽做到几十MHz以上，而且功率也可以做到很大。例如，选用NSC公司的2N3904和2N3906三极管可以达到25MHz的宽带，能够满足需求。电路图如下：图4-7 三极管组成的推挽功率放大器将图4-7电路做出来后开始调试，发现该电路在低频段几乎没有放大甚至出现了衰减情况。同时，也出现了分立元器件电路的缺点：元器件多，体积大，电路复杂，调试困难。于是

47、，放弃使用分立元器件组成功率放大器的方案。本设计采用集成高频功率放大器。集成的功率放大器体积小，外围电路简单，调试方便；但是高频功率放大器的带宽有限，价格高，难以从零售市场买到。大多数半导体公司都有大学计划或者可以提供免费样品。因此，从Linear公司申请了一片LT1210。LT1210是一款带宽35MHz、1.1A、电流反馈型运放，专门设计用于电缆驱动、缓冲器、测试设备放大器、视频放大器、ADSL驱动。使用LT1210作为功率放大器在驱动50欧姆负载时，能够在50欧姆负载上输出20Vpp的信号。本设计中使用的电路如下：图4-8 LT1210高频功率放大器4.1.5 幅度控制通过面板按键对输出

48、信号幅度控制，有以下三种方式：方案一、使用一个DAC转换器输出一个直流信号作为高速DAC芯片的参考电压，因为DAC输出信号的幅度为0到参考电压范围。因此，只要改变DAC的参考电压就可以改变输出信号的幅度。方案二、在高速DAC输出后面加一级电压控制增益可变放大器，它是一种专门为宽带高速模拟信号放大而设计的芯片，只需改变其控制端的电压就可以对输入信号进行放大或者衰减，这个放大器使用方便，硬件简单，容易编程实现。方案三、用一个模拟乘法器将高速DAC输出的信号和另一路DAC输出的直流电平进行相乘，从而改变输入信号的幅度。这种方式也是信号发生器产品改变信号幅度的最主要方式，性能最好且稳定。对于方案二来说

49、可变放大器是最近几年才出现的产品售价比较高而且难以买到。在方案三中最常用的是AD835芯片，AD835是一款完整的四象限电压输出模拟乘法器，它产生X和Y电压输入的线性乘积，3 dB输出带宽为250 MHz。可驱动低至25 的负载。AD835不仅具有出众的速度性能，而且易于使用，功能丰富。虽然AD835如此优秀但是售价高限制了它的应用范围。综合起来选择方案一，该方案电路简单，控制和编程容易。选用TLC5615作为改变信号幅度的DAC，TLC5615是10位分辨率电压输出型DAC，采用串行控制方式，利于节省IO口同时可以减少系统体积。方案一适用于对性能要求不高的领域，因为高速DAC的参考电压输入端

50、要求参考电压稳定且干净，如果参考电压出现波动就会使得输出波形质量下降。4.1.6 显示模块显示模块作为最重要的人机交流途径之一，在电子系统中占有重要位置。通过显示模块人们可以知道控制量的大小和系统采集、反馈量、工作过程等情况。随着消费类电子市场的迅猛发展，彩色液晶屏的价格逐步下降，很多电子设备和仪器都使用彩色液晶屏作为显示界面。但是彩色液晶屏要专门的LCD控制器来控制，控制过程复杂，且一块3寸左右的彩色液晶屏售价在一百元以上。本设计中只需要显示输出频率、幅度、相位和测量频率而已。因此，不需要控制复杂和昂贵的彩色液晶屏作为显示模块。在设计中采用最简单的LED数码管作为显示模块，LED数码管显示效

51、果好，控制电路和程序简单。LED数码管电路如下：图4-9 LED数码管驱动电路由于使用LED数码管的数量比较多，FPGA的IO口根本无法驱动。因此要增加驱动电路。图4-9中用PNP三极管作为控制LED数码管的段选和扩流，用74HC573作为LED数码管位选并吸收从数码管流出的电流。4.1.7 按键输入通过按键设置要输出的频率、幅度和相位。如果IO口数量有限可以使用4*4矩阵键盘，但是矩阵键盘在程序编写上比较复杂且有一定的扫描速度要求，按键数量过多会使扫描时间过长。在FPGA芯片中有大量的触发器可以使用，在本设计中使用独立式按键。独立式按键只要有按下就会发生一个电平跳变产生一个边沿，可以利用这个

52、边沿去触发D触发器，从而识别按键按下。独立式按键电路如下：图4-10 独立式按键电路如图4-10所示，按键没有按下时施密特触发器输出低电平；按键按下时，施密特触发器输入端为低电平，同时电容通过按键接通到地放电，施密特触发器输出高电平。从而完成一个电平变化，产生一个上升沿和下降沿。4.2 TTL信号输出模块在本系统设计中加入了一个可以输出TTL电平信号的功能。在低通滤波器输出的后面加入TTL电平信号输出模块。产生TTL电平信号的原理是：将经过低通滤波后的模拟信号输入到比较器LM311的一端，LM311的另一端比较电平为0，即只要模拟信号的幅度大于0，LM311就输出一个高电平，其余时刻输出低电平

53、。从而产生一个TTL电平信号。当频率高于500KHz时LM311输出的波形已经失真，在LM311输出后面加一个高速施密特触发器74HCT132对信号进行整形。经过高速施密特触发器的整形后，输出1MHz的TTL信号没有出现比较大的失真。其电路图如图4-11所示。图4-11 TTL信号输出电路 4.3 等精度频率计系统组成在对输入信号进行测频前必须要对信号调理使之符合FPGA输入要求。等精度频率计电路分为三部分：放大模块、衰减模块和信号整形模块。系统框图如下：放大小信号信号整形 FPGA衰减 大信号图4-12 等精度频率计电路结构4.3.1 输入信号调理频率计可以对不同幅度和波形的信号进行测频。因

54、此，要将幅度较小的信号进行放大，放大后的信号要进行整形，因为FPGA的IO口要求输入信号的边沿比较陡峭才能正确识别。此外，FPGA的IO口电平承受能力有限，对于幅度较大的信号要进行衰减后才能送给FPGA进行测频。在本设计中对0.16Vpp2.8Vpp的信号进行放大；幅度在2.83.5Vpp的信号直接连接到IO口；幅度超过3.5Vpp的信号进行衰减10倍后放大再送给FPGA进行测频。输入信号调理电路如下：图4-13 输入信号调理电路4.3.2 信号整形经过放大后的信号会有负电压出现，这是FPGA的IO口不允许的，IO口输入的电平范围是03.3V；而且放大的信号边沿不够陡峭，FPGA不能正确识别。

55、因此，必须对输入信号进行整形。本设计使用74HC14施密特触发器对输入的信号进行整形，74HC14典型延时为13纳秒，工作频率可以高达77MHz，完全可以满足设计要求10MHz信号的整形。用示波器观察整形后的波形发现，当频率超过1MHz后出现失真，但不影响测量。4.4 系统设计确定了系统方案后开始PCB设计，在进行PCB设计时要充分考虑信号的走向，减少噪声、减少干扰等。信号发生器模块的FPGA芯片、高速DAC、低通滤波器、功率放大器等都是工作频率比较高的器件，在设计要充分考虑它们的布局。电源去耦技术对于降低系统噪声有非常明显的效果。当元器件在大电流情况下工作时，容易产生电压波动，从而产生电源噪声。本系统设计在电源输入端并联一个100uF的钽电解电容和0.1uF的瓷片电容。在每个芯片的电源引脚附近放置一个0.1uF的瓷片电容。在每个运放的电源引脚上串入一个磁珠和并联一个100uF的钽电解电容和0.1u