桂电计组课设报告

1、目录一、 课程设计题目1二、 嵌入式CISC模型机数据通路框图1三、 操作控制器的逻辑框图1四、 模型机的指令系统和所有指令的指令格式2五、 设计时序产生器电路3六、 机器指令的微程序流程图4七、 嵌入式CISC模型计算机的顶层电路图4八、 汇编语言源程序5九、 机器语言源程序5十、 机器语言源程序的功能仿真波形图及结果分析5十一、 微命令格式和微指令代码表 7十二、 故障现象与故障分析8十三、 心得体会8十四、 软件清单927计算机组成原理课程设计说明书一、 课程设计题目输入5个整数（有符号数），输出所有正数的平方和。2、 嵌入式CISC模型机数据通路框图3、 操作控制器的逻辑框图说明：在T

2、4内形成微指令的微地址，并访问控制存储器，在T2的上边沿到来时，将读出的微指令打入微指令寄存器，即图中的微命令寄存器和微地址寄存器。4、 模型机的指令系统和所有指令的指令格式本课设采用13条共计9类机器指令：MOV、IN、CMP、JS、MUL、ADD、DEC、JMP、OUT （1）MOV指令7 6 5 4 3 2 1 0 操作码 X X Rd 数据（2）IN指令7 6 5 4 3 2 1 0操作码 XXRd（3）CMP指令7 6 5 4 3 2 1 0操作码 Rs Rd（4）JS指令7 6 5 43 2 1 0 操作码X X X X 地址（5）MUL指令7 6 5 4 3 2 1 0操作码 R

3、s Rd（6）ADD指令7 6 5 4 3 2 1 0操作码 RsRd（7）DEC指令7 6 5 43 21 0操作码XXRd（8）JMP指令7 6 5 43 2 1 0 操作码X X X X 地址（9）OUT指令7 6 5 43 21 0操作码RsXX （10）指令助记符指令格式功能15-1211 109 87-0IN Rd0001Rd输入设备RdMOV Rd,im0010Rdim立即数RdADD Rs,Rd0100RsRd(Rs)+(Rd)Rd，锁存标志位DEC Rd0110Rd(Rd)-1Rd，锁存标志位JMP addr1001addraddrPCOUT Rs1010Rs(Rs)输出设备

4、MUL Rd,Rd1100RdRd(Rd) *(Rd)RdCMP Rs,Rd1101RsRd(Rs)-(Rd),锁存SF和CFJS addr1110addr若小于，则addrPC （11）其中对Rs和Rd的规定Rs 或 Rd选定寄存器0 0R00 1R11 0R21 1R3 （12）模型计算机规定数据的表示采用定点整数补码表示，单字长8位，其格式如下：76 5 4 3 2 1 0符号位尾数5、 设计时序产生器电路6、 机器指令的微程序流程图注：以 结尾的后继微地址都是007、 嵌入式CISC模型计算机的顶层电路图8、 汇编语言源程序指令 功能MOV R1，0 -R1置为0，用于判断正数；MOV

5、 R2，0 -R2置为0，用于存放平方和；MOV R3，4 -R3置为4，计输入次数；L1：IN R0 -输入数据存到R0；CMP R1，R0 将R0与R1比较，判断正负；JS L2 -若为负数，跳到L2执行；MUL R0，R0 -若为正数，作平方运算存到R0；ADD R0，R2 -R0+R2结果存到R2；L2：DEC R3 -每输入一次，R3由4自减到0；CMP R3，R1 -判断次数；JS L1 -次数不到5次，返回L1继续输入数据;L3：OUT R2 -满5次，输出结果；JMP L3 -结束9、 机器语言源程序地址汇编语言源程序机器语言00MOV R1，0 001000010000000

6、001MOV R2，0001000100000000002MOV R3，4 001000110000010003L1：IN R0 000100000000000004CMP R1，R0110101000000000005JS L2 111000000000100006MUL R0，R0110000000000000007ADD R0，R2 010000100000000008L2：DEC R3011000110000000009CMP R3，R111011101000000000AJS L111100000000000110BL3：OUT R210101000000000000CJMP L31

7、00100000000101110、 机器语言源程序的功能仿真波形图及结果分析输入5个数据： 01，FF(-1)，02，FE（-2），03结果应为 ： 0E最后的仿真图中，R2与OUTBUS 上数据均为0E，仿真测试成功。下面来分析下输入01后的仿真图：输入01，R0由00变为01，01为正数，PC从05-06-07-08，R0进行自乘，结果为01，R0与R2相加，R2变为01，R3自减一，由04变为03，PC从0A-0B-03，继续输入。输入FF后的仿真图：输入FF，R0由01变为FF，FF为负数，PC从05-06-08，R2的值不变，R3自减一，由03变为02。输入最后一个数03后的仿真图

8、：输入03，R0由FE变为03，03为正数，PC从05-06-07-08，R0进行自乘，与R2进行加法运算，R2变为0E，R3自减一，由00变为FF，FF为负数，PC由0A-0B-0C-0D-0B,R2输出，OUTBUS循环显示。11、 微命令格式和微指令代码表 （1）设计微指令格式和微指令代码表CISC模型机系统使用的微指令采用全水平型微指令，字长为26位，其中微命令字段为18位，P字段为2位，后继微地址为6位，其格式如下：微地址LOADLDPCLDARLDIRLDRiLDPSWRs_BS2S1S0ALU_BSW_BLED_BRD_DCS_DRAM_BCS_IADDR_BP1P2uA5uA0

9、微地址LOADLDPCLDARLDIRLDRiLDPSWRs_BS2S1S0ALU_BSW_BLED_BRD_DCS_DRAM_BCS_IADDR_BP1P2uA5uA00011010010001111110110000110001010001011111100000210001010001111111000000410001110000111111100000610001110110111111100000901000010001111111000000A10000000001101111100000C10001110100111111100000D100001100101111111000

10、00E1000001000111111110100100100001000111111100000（2）设计地址转移逻辑电路 地址转移逻辑电路是根据微程序流程图中的棱形框部分及多个分支微地址，利用微地址寄存器的异步置“1”端，实现微地址的多路转移。由于微地址寄存器中的触发器异步置“1”端低电平有效，与A4A0对应的异步置“1”控制信号SE4SE0的逻辑表达式为：（A5的异步置“1”端SE5实际未使用）SE4=SFP(2)T4SE3=I15P(1)T4SE2=I14P(1)T4SE1=I13P(1)T4SE0=I12P(1)T4需要注意的是:地址转移逻辑电路中异步置“1”信号SE4SE0表达式的

11、确定与P字段测试时转移微地址的确定密切相关。12、 故障现象与故障分析在这次课程设计，虽然最终顺利的完成了，但是在前期的分析以及调试过程发现了不少问题。第一个问题是关于JS指令的问题，设计JS是在判断数为负数的时候跳转，如何设置标志位SF，这是首先需要解决的问题。运算结果的第七位为1时SF=1，否则SF=0，这就需要修改ALU单元，PSW单元以及ADDR单元当中的标志位，在ADDR中，SE4=NOT(NOT SF)AND P2 AND T4)。第二个问题是运行仿真图置数的问题，前几次检查运行结果均发现不对，于是检查各个寄存器的值，发现有一个数没有打入R0中，而是直接跳过了，询问同学才知道，在I

12、NTBUS上置数的长度应该达到下一个IN指令的地方。第三个问题是判断正负出错的问题，通过前面的仔细检查，数据已经全部置入进去，但是运行结果不对，检查发现在汇编转换为机器语言的时候有两个寄存器写反了，修改后重新编译，最终得到正确结果。13、 心得体会对于计算机组成原理课设，周日上第一节课的时候还听得一头雾水，完全不知道如何下手。后来跑去图书馆去借了计算机原理课程设计。没开始做设计时，看到课程设计那本书，脑子里没有任何想法。因为根本不知道自己设计指令是什么意思。于是去图书馆借了很多关于这方面的书籍进行阅读，在明白之后大致原理之后才开始动手做课设。在开始编写汇编的时候，由于对之前学习过的汇编语言的遗

13、忘，找出了汇编的课本又重新温习了一边，最后写出了汇编程序。计组课设的最重要的就是微指令流程图的设计以及微指令的设计，这需要用到这个学期学习的计算机组成原理的相关知识，通过边阅读课本以及对照老师给的样例，最终设计出来了属于自己的流程图，设计微指令的时候，必须要懂得哪些是高电平有效，低电平有效或是上边沿有效，这样才能完成自己的设计。我觉得做课设最关键的其实就是认真和细心，特别是在汇编语言转换成机器语言的时候，不小心弄错寄存器就是一个很大的问题，还有在之后将自己设计的微指令输入到CONTROM中，机器指令输入到ROM中的时候要特别的小心，不能输错一位，否则运行结果就会出现很大的偏差。通过本次计组课程

14、设计，对CPU的工作原理有了更好的理解，最后也设计出来一个CISC模型机，发现自己对于基础知识的掌握不太牢固，并且学习到如何运用这些知识来处理一些比较实际的问题。让自己知晓了要多学习，多实践，只有自己亲自去做了才知道事实是怎么样的。能够完成本次课设还要感谢陈老师的耐心指导。 14、 软件清单各个部件的VHDL源程序（.vhd）或图形描述文件（.gdf）1.MMMLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MMM IS PORT( SE:IN STD_LOGIC; CLK:IN STD_LOGIC; D:IN STD_LOGIC; CLR:IN

15、 STD_LOGIC; UA:OUT STD_LOGIC );END MMM;ARCHITECTURE A OF MMM ISBEGIN PROCESS(CLR,SE,CLK) BEGIN IF(CLR=0) THEN UA=0; ELSIF(SE=0)THEN UA=1; ELSIF(CLKEVENT AND CLK=1) THEN UA DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT=10000010001111111100000000; END

16、CASE; UA(5 DOWNTO 0)=DATAOUT(5 DOWNTO 0); O(19 DOWNTO 0)=DATAOUT(25 DOWNTO 6); END PROCESS;END A;4. ADDR 地址寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDR IS PORT( I15,I14,I13,I12:IN STD_LOGIC; SF,CF,T4,P1,P2:IN STD_LOGIC; SE5,SE4,SE3,SE2,SE1,SE0:OUT STD_LOGIC);END ADDR;ARCHITECTURE A OF ADD

17、R ISBEGIN SE5=1; SE4=NOT(NOT SF)AND P2 AND T4); SE3=NOT(I15 AND P1 AND T4); SE2=NOT(I14 AND P1 AND T4); SE1=NOT(I13 AND P1 AND T4); SE0=NOT(I12 AND P1 AND T4);END A;5. MCOMMAND 微命令寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MCOMMAND

18、 ISPORT( T2,T3,T4:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(19 DOWNTO 0); LOAD,LDPC,LDAR,LDIR,LDRI,LDPSW,RS_B,S2,S1,S0:OUT STD_LOGIC; ALU_B,SW_B,LED_B,RD_D,CS_D,RAM_B,CS_I,ADDR_B,P1,P2:OUT STD_LOGIC );END MCOMMAND;ARCHITECTURE A OF MCOMMAND ISSIGNAL DATAOUT:STD_LOGIC_VECTOR(19 DOWNTO 0);BEGIN PROCESS(T2)

19、BEGIN IF(T2EVENT AND T2=1) THEN DATAOUT(19 DOWNTO 0)=D(19 DOWNTO 0); END IF; LOAD=DATAOUT(19); LDPC=DATAOUT(18) AND T4; LDAR=DATAOUT(17) AND T3; LDIR=DATAOUT(16) AND T3; LDRI=DATAOUT(15) AND T4; LDPSW=DATAOUT(14) AND T4; RS_B=DATAOUT(13); S2=DATAOUT(12); S1=DATAOUT(11); S0=DATAOUT(10); ALU_B=DATAOUT

20、(9); SW_B=DATAOUT(8); LED_B=DATAOUT(7); RD_D=NOT(NOT DATAOUT(6) AND (T2 OR T3); CS_D=NOT(NOT DATAOUT(5) AND T3); RAM_B=DATAOUT(4); CS_I=DATAOUT(3); ADDR_B=DATAOUT(2); P1=DATAOUT(1); P2=DATAOUT(0); END PROCESS;END A;6. F1 F2 F3LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY F1 IS PORT( UA5,UA4,UA3,UA

21、2,UA1,UA0: IN STD_LOGIC; D:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END F1;ARCHITECTURE A OF F1 ISBEGIN D(5)=UA5; D(4)=UA4; D(3)=UA3; D(2)=UA2; D(1)=UA1; D(0)=UA0;END A;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY F2 IS PORT( D:IN STD_LOGIC_VECTOR(5 DOWNTO 0); UA5,UA4,UA3,UA2,UA1,UA0: OUT STD_LOGIC );END

22、 F2;ARCHITECTURE A OF F2 ISBEGIN UA5=D(5); UA4=D(4); UA3=D(3); UA2=D(2); UA1=D(1); UA0=D(0);END A;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY F3 IS PORT( D:IN STD_LOGIC_VECTOR(3 DOWNTO 0); UA3,UA2,UA1,UA0: OUT STD_LOGIC );END F3;ARCHITECTURE A OF F3 ISBEGIN UA3=D(3); UA2=D(2); UA1=D(1); UA0=D(0)

23、;END A;7. 微程序控制器CROM8. ALU逻辑单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_SIGNED.all;ENTITY ALU ISPORT( X: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S2,S1,S0: IN STD_LOGIC; ALUOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; CF,SF: OUT S

24、TD_LOGIC );END ALU;ARCHITECTURE A OF ALU ISSIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL TEMP1:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESSBEGIN IF(S2=0 AND S1=0 AND S0=0) THEN-ADD AA=0&X; BB=0&Y; TEMP=AA+BB;ALUOUT=TEMP(7 DOWNTO 0); CF=TEMP(8); SF=TEMP(7);ELSIF(S2=0 AND S1=0 AND S0=1) THEN -CM

25、P(SUB)ALUOUT=X-Y;IF(XY) THEN CF=1; SF=0; ELSIF(X=Y) THEN CF=0; SF=0; ELSE CF=0; SF=1; END IF; ELSIF(S2=0 AND S1=1 AND S0=0) THEN -MUL TEMP=AA*BB;ALUOUT=TEMP(7 DOWNTO 0); CF=TEMP(8); SF=TEMP(7);ELSIF(S2=0 AND S1=1 AND S0=1) THEN -DEC AA=0&Y; TEMP=AA-1; ALUOUT=TEMP(7 DOWNTO 0); CF=TEMP(8); SF=TEMP(7);

26、ELSE ALUOUT=00000000 ; CF=0; SF=0; END IF; END PROCESS;END A;9. PSW状态条件寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PSW ISPORT( C,S,LDPSW: IN STD_LOGIC; CF,SF: OUT STD_LOGIC );END PSW;ARCHITECTURE A OF PSW ISBEGIN PROCESS(LDPSW) BEGIN IF(LDPSWEVENT AND LDPSW=1) THEN CF=C; SF=S; END IF; END PRO

27、CESS;END A;10. LS273LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS273 ISPORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END LS273; ARCHITECTURE A OF LS273 ISBEGIN PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1) THEN Q=D; END IF; END PROCESS;END A;11.

28、FEN2 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FEN2 ISPORT(LED_B:IN STD_LOGIC;DBUS:IN STD_LOGIC_VECTOR(7 DOWNTO 0);FENOUT,OUTBUS:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END FEN2;ARCHITECTURE A OF FEN2 ISBEGIN PROCESS BEGIN IF(LED_B=0) THEN OUTBUS=DBUS; ELSE FENOUT=DBUS; END IF; END PROCESS;END A;12.

29、MUX4_1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX4_1 ISPORT(R0,R1,R2,R3:IN STD_LOGIC_VECTOR(7 DOWNTO 0);X:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);I11,I10:IN STD_LOGIC);END MUX4_1;ARCHITECTURE A OF MUX4_1 ISBEGIN PROCESS BEGIN IF(I11=0 AND I10=0) THEN X=R0; ELSIF(I11=0 AND I10=1)THEN X=R1; ELSIF(I11

30、=1 AND I10=0)THEN X=R2; ELSEX=R3; END IF; END PROCESS;END A;13. MUX4_2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX4_2 ISPORT(R0,R1,R2,R3:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);I9,I8:IN STD_LOGIC);END MUX4_2;ARCHITECTURE A OF MUX4_2 ISBEGIN PROCESS BEGIN IF(I9=0 AND

31、 I8=0) THEN Y=R0; ELSIF(I9=0 AND I8=1)THEN Y=R1; ELSIF(I9=1 AND I8=0)THEN Y=R2; ELSEY=R3; END IF; END PROCESS;END A;14. DECOCERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER IS PORT( I9,I8:IN STD_LOGIC; Y0,Y1,Y2,Y3:OUT STD_LOGIC );END DECODER;ARCHITECTURE A OF DECODER ISBEGIN PROCESS BEGIN

32、IF(I9=0 AND I8=0) THEN Y0=1; Y1=0; Y2=0; Y3=0; ELSIF(I9=0 AND I8=1) THEN Y0=0; Y1=1; Y2=0; Y3=0; ELSIF(I9=1 AND I8=0) THEN Y0=0; Y1=0; Y2=1; Y3=0; ELSE Y0=0; Y1=0; Y2=0; Y3=1; END IF; END PROCESS;END A;15. COUNTERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGI

33、C_UNSIGNED.ALL;ENTITY COUNTER ISPORT( CLK,CLR: IN STD_LOGIC; T2,T3,T4: OUT STD_LOGIC );END COUNTER;ARCHITECTURE A OF COUNTER ISSIGNAL X:STD_LOGIC_VECTOR(1 DOWNTO 0):=00;BEGIN PROCESS(CLK,CLR) BEGIN IF(CLR=0) THEN T2=0; T3=0; T4=0; X=00; ELSIF(CLKEVENT AND CLK=1) THEN X=X+1; T2=(NOT X(1)AND X(0); T3=

34、X(1) AND(NOT X(0); T4=X(1) AND X(0); END IF; END PROCESS;END A;16. PCLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PC ISPORT( LOAD,LDPC,CLR: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END PC;A

35、RCHITECTURE A OF PC ISSIGNAL QOUT: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(LDPC,CLR,LOAD) BEGIN IF(CLR=0) THEN QOUT=00000000; ELSIF(LDPCEVENT AND LDPC=1) THEN IF(LOAD=0) THEN QOUTPC ELSE QOUT=QOUT+1; -PC+1 END IF; END IF; END PROCESS; Q=QOUT;END A;17. ROMLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;U

36、SE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ROM IS PORT(DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CS_I:IN STD_LOGIC);END ROM;ARCHITECTURE A OF ROM ISBEGINDOUT=0010000100000000 WHEN ADDR=00000000 AND CS_I=0 ELSE 0010001000000000 WHEN ADDR=00000

37、001 AND CS_I=0 ELSE 0010001100000100 WHEN ADDR=00000010 AND CS_I=0 ELSE 0001000000000000 WHEN ADDR=00000011 AND CS_I=0 ELSE 1101010000000000 WHEN ADDR=00000100 AND CS_I=0 ELSE 1110000000001000 WHEN ADDR=00000101 AND CS_I=0 ELSE 1100000000000000 WHEN ADDR=00000110 AND CS_I=0 ELSE 0100001000000000 WHE

38、N ADDR=00000111 AND CS_I=0 ELSE 0110001100000000 WHEN ADDR=00001000 AND CS_I=0 ELSE 1101110100000000 WHEN ADDR=00001001 AND CS_I=0 ELSE 1110000000000011 WHEN ADDR=00001010 AND CS_I=0 ELSE 1010100000000000 WHEN ADDR=00001011 AND CS_I=0 ELSE 1001000000001011 WHEN ADDR=00001100 AND CS_I=0 ELSE 00000000

39、00000000;END A;18. RAMLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RAM IS PORT(RD_D,CS_D:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END RAM;ARCHITECTURE A

40、OF RAM ISTYPE MEMORY IS ARRAY(0 TO 31) OF STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CS_D) VARIABLE MEM:MEMORY; BEGIN IF(CS_DEVENT AND CS_D=0) THEN IF(RD_D=0) THEN MEM(CONV_INTEGER(ADDR(4 DOWNTO 0):=DIN; ELSE DOUT=MEM(CONV_INTEGER(ADDR(4 DOWNTO 0); END IF; END IF; END PROCESS;END A;19. IRLIBRARY IEEE;USE IEEE.STD_LOGIC_11