制造与封装对器件电性的影响

1、制造与封装对器件电性的影响制造与封装对器件电性的影响 极管击穿电压和饱和三压降极管击穿电压和饱和三压降 MOSFET的电气特性的电气特性 表面态对器件性能的影响表面态对器件性能的影响 封装对器件电性的影响封装对器件电性的影响 1、反向击穿电压、反向击穿电压BVCBO、BVCEO和和BVEBO 外延片制作的双极晶体管的反向击穿电压VB（一般指BVCEO或BVCBO）既 与外延层电阻率c有关，结的曲率半径和也与表面状况等因素有关。当高阻集 电区厚度Wc小于BVCBO所对应的势垒宽度xmB时，VB还与WC有关。所以提高 晶体管反向耐压可采取提高c、WC，减小二氧化硅中表面电荷密度，采用圆角 基区图形

2、，深结扩散、甚至采用台面结构、扩展电极或加电场限制环等措施。 BVCBO是共基晶体管在发射极开路时输出端CB间的反向击穿电压。BVCEO是 共射晶体管在基极开路时输出端CE间的反向击穿电压。实际测试中的规定为： BVCBO发射极开路，集电极电流为规定值时，CB间的反向电压值。 BVCEO基极开路， 集电极电流为规定值时，CE间的反向电压 BVEBO集电极开路，发射极电流为规定值时，EB间的反向电压值。 三极管击穿电压和饱和压降三极管击穿电压和饱和压降 2、饱和压降、饱和压降VCES和正向压降和正向压降VBES VCES和VBES是功率管的重要参数，对开关管尤其重要。VCES是共射晶 体管饱和态

3、时CE间的压降。VBES是共射晶体管饱和态时BE间的压降。 一般硅管的VBES =0.70.8V，锗管的VBES =0.30.4V。VCES的大小与衬底 材料和测试条件有一定的关系。VBES与芯片表面的铝硅接触情况有关，铝硅 合金不好，或光刻引线孔时残留有薄氧化层都会导致VBES过大。 反向电流ICBO、ICEO和IEBO 晶体管的反向电流ICBO、ICEO和IEBO也叫反向截止电流或反向漏电流。 其中ICEO又叫反向穿透电流。反向电流对晶体管的放大作用没有贡献，白白 消耗一部分电源功率，影响晶体管工作的稳定性。因此，反向电流愈小愈好。 ICBO发射极开路，CB间反压为规定值时的反向电流； I

4、CEO基极开路， CE间反压为规定值时的反向电流； IEBO集电极开路， EB间反压为规定值时的反向电流。 3晶体管特性常见现象及其原因晶体管特性常见现象及其原因 其主要原因： （1）线性不好 线性不好有以下几方面： 小注入时过小，图1。此时的特点是小注入时特性曲线密集。它的 产生原因是基区表面复合严重、发射结势垒复合较强、发射结表面漏电大。 大注入时过小，图2。此时的特点是大注入时特性曲线密集。它的 产生原因是基区电导调制效应和有效基区扩展效应。 （2）特性曲线分散倾斜图3 此时的特点是零线较平坦，其它曲线分散倾 斜。产生原因是基区掺杂浓度过低，宽度过窄，导致基区宽（调）变效应严 重。 （3

5、）反向漏电流大 反向漏电流大有两方面： 沟道漏电如图4。沟通漏电的特点是起始电流大，零注入曲线升高。 它产生的原因是二氧化硅中正电荷密度过大，导致晶体管P区表面反型，出 现n型沟道。 反向漏电大图5。反向漏电大的特点是特性曲线全部倾斜。产生的原 因是表面吸附有大量杂质离子、原材料缺陷多、势垒区附近有大量杂质沉积 和大量重金属杂质沾污。 （4）击穿特性差 击穿特性差有如下表现。 管道型击穿图6。管道型击穿的特点是击穿曲线像折线或近似折线。 它产生的原因是形成的基区光刻小岛，有pn结尖峰、材料中有位错 集中点或表面有破坏点等形成的基区局部穿通，硼扩前表面有n型杂 质和灰尘沾污形成的基区反型杂质管道

6、等。 硬低击穿图7。硬低击穿的特点是击空特性硬，击穿电压低。产生 的原因与管道型击穿类似。如集电结有缺陷集中点或局部损伤以至断 裂；基区大面积穿通或存在大的反型杂质管道。 软击穿图 8。软击穿的特点是反向漏电大，没有明显的击穿点。产 生原因与反向漏电大相同。 （5）饱和压降大图9（a）、（b）饱和压降大分两图说明。 图9（a）特点：曲线上升部分不陡或浅饱和区宽。原因：c、Wc过 大，导致rcs过大或在低压下集电结势垒区载流子达不到极限散射速 度；基区掺杂浓度很低时也会导致VCES增大。 图9（b）特点：低电压下曲线上升很缓慢，其它部分较正常，俗称 “有小尾巴”。原因：烧结条件掌握不好，管芯与管

7、座接触电阻rcbn 过大。 图1 小注入时特性曲线密集 图2 大注入时过小 图3 基区宽（调）变效应 图4 沟道漏电 图5 反向漏电大 图6 管道型击穿 图 7 硬 低击穿图 图8 软击穿 图9 （a） 饱和压降大 图9 （b） 饱和压降大 场效应晶体管（场效应晶体管（FET） 一、场效应晶体管不同于一般的双极晶体管。场 效应晶体管是一种电压控制器件。从工作原理看， 场效应晶体管与电子管很相似，是通过改变垂直 于导电沟道的电场强度去控制沟道的导电能力， 因而称为“场效应”晶体管。场效应晶体管的工 作电流是半导体中的多数载流子的漂移流，参与 导电的只有一种载流子，故又称“单极型”晶体 管。通常用

8、“FET”表示。 二、场效应晶体管分为结型场效应管（JFET） 和绝缘栅型场效应管（MISFET）两大类。目前 多数绝缘栅型场效应应为金属-氧化物-半导 （MOS）三层结构，缩写为MOSFET。 MOSFET的电气特性的电气特性 场效应管按导电沟道和工作类型可分为：场效应管按导电沟道和工作类型可分为： 耗尽型 沟 沟 增强型 耗尽型 沟 增强型 耗尽型 沟 p n JFET p n MOSFET FET 另外，由于场效应管输入阻抗很高，在栅极上感应出来的电荷很难通 过输入电阻泄漏掉，电荷积累会造成电位升高。尤其在极间电容较小 的情况下，常常在测试中造成MOS管感应击穿，使管子损坏或指标下 降。

9、因而在检测MOS管时，应尽量避免栅极悬空，且源极接地要良好. （1）输出特性与转移特性）输出特性与转移特性 输出特性曲线（IDSVDS）即漏极特性曲线，它与双极管的输出特性 曲线相似，如图10-1所示。在曲线中，工作区可分为三部分： I 是可调电阻区（或称非饱和区）； 是饱和区； 是击穿区。 转移特性曲线为IDSVDS之间的关系。转移特性反映场效应管栅极的 控制能力。由于结型场效应晶体管都属于耗尽型，且栅源之间相当于 一个二极管，所以当栅压正偏（VGS0）并大于 0.5V时，转移特性 曲线开始弯曲，如图10-2中正向区域虚线所示。这是由于栅极正偏引 起栅电流使输入电阻下降。这时如果外电路无保护

10、措施，易将被测管 烧毁，而MOS场效应管因其栅极有SiO2绝缘层，所以即使栅极正偏 也不引起栅电流，曲线仍向上升。 图图10-1 n沟耗尽型沟耗尽型MOSFET输出特性曲线输出特性曲线 图图10-2 n沟耗尽型沟耗尽型MOSFET转移特性曲线转移特性曲线 （2）最大饱和电流（）最大饱和电流（IDSS ） 当栅源电压VGS=0、漏源电压VDS足够大时所对应的漏源饱和电流为最大饱和电流。它 反映场效应管零栅压时原始沟道的导电能力。显然这一参数只对耗尽型管才有意义。对 于增强型管，由于VGS = 0时尚未开启，当然就不会有饱和电流了。 （3）跨导）跨导(gm) 跨导是漏源电压一定时，栅压微分增量与由

11、此而产生的漏电流微分增量之比，即 跨导表征栅电压对漏电流的控制能力，是衡量场效应管放大作用的重要参数，类似于双 极管的电流放大系数，测量方法也很相似。 跨导常以栅压变化1V时漏电流变化多少微安或毫安表示。它的单位是西门子，用S 表示，1S=1A/V。或用欧姆的倒数“姆欧”表示，记作“-1 ”。 （4）夹断电压）夹断电压VP和开启电压和开启电压VT 夹断电压VP是对耗尽型管而言，它表示在一定漏源电压VDS下，漏极电流减小到接近 零（或等于某一规定数值，如50A）时的栅源电压。 开启电压VT是对增强型管而言。它表示在一定漏源电压VDS下，开始有漏电流时对应的 栅源电压值。 MOS管的夹断电压和开启

12、电压又统称阈值电压。 （5）击穿电压（）击穿电压（BVDS） 当栅源电压VGS为一定值时，使漏电流IDS开始急剧增加的漏源电压值，用BVDS 表示。注意，当VGS不同时，BVDS亦不同，通常把VGS=0时对应的漏源击穿电压记为 BVDS。 （6）栅源击穿电压（）栅源击穿电压（BVGS） 栅源击穿电压是栅源之间所能承受的最高电压。结型场效应管的栅源击穿电压，实 际上是单个pn结的击穿电压，因而测试方法与双极管BVEBO的测试方法相同。对 MOS管，由于栅极下面的缘绝层是Si02，击穿是破坏性的. 高低压之间的隔离高低压之间的隔离 在高低压兼容CMOS 集成电路中，高压之间以及高低压之间的隔离 非

13、常重要，否则在高压之间、高压与低压之间的信号就会相互串扰， 如果隔离不好高压信号甚至会引起低压CMOS 电路的击穿烧毁。下面 讨论一下三种常用的隔离方法： PN 结隔离、自隔离以及介质隔离。 1） PN 结隔离结隔离 即在衬底上进行局部的高浓度P 型杂质和高浓度N 型杂质深层扩散， 高浓度P 型杂质层接低电平，高浓度N 型杂质层接高电平，这样就形 成了一个反偏的PN 结。因为PN 结反偏下有很大的电阻，从而起到 隔离作用。低压CMOS 器件之间、高低压区间常用PN 结来隔离。但 这种隔离方法的缺点是在高温下隔离效果变差，使器件及电路的工作 性能降低。在图1.2 中所示的高低压之间的隔离就是采用

14、这种方法。 2） 自隔离自隔离 MOS 管具有自隔离特征：因为当MOS 管导通时源区、漏区以及源 漏区之间的沟道都被耗尽区所包围，而耗尽区与衬底之间形成了高阻 区从而形成隔离；当MOS 管截止时，漏极与衬底之间的PN 结处于反 偏，故漏区上的高压又被耗尽区所隔离。在带有漂移区的高压偏置栅 MOS 管及弱化表面电场结构的LDMOS 管常常采用这种方法进行隔 但这种自隔离方式存在着以下缺点： （a） 高压管必须设计成环形结构，漏区在 中间，并完全被栅区和源区包围。 （b） 自隔离可用于集成多个输出MOS 管， 但必须采用共源连接方式。 因此在LDMOS 结构的高压管中通常设计成 如图11 所示的“

15、跑道型”结构. 图11 跑道型高压管结构 这种结构的优点是： （a） 可以增大曲率半径，提高LDMOS 的击穿电压. （b） 可以使LDMOS 自隔离，不影响到其他器件的工作 性能。 3) 介质隔离 随着高压CMOS 集成电路的工作电压、电流的进一步提高，大电流噪 声将大大 增加，常常会引起同一块芯片内其他电路的误动作，而此时由于器件 的温度较高， PN 结隔离一般难以达到理想的效果。而介质隔离在高温下仍可保持 较好的隔离特 性，可以大大改善整个CMOS 集成电路的工作性能。介质隔离通常是 硅片直接键合 形成介质隔离或采用电解质隔离，这种隔离技术难度大，成本高，在 基于SOI 材料 制备的CM

16、OS 集成电路中，一般采用介质隔离的方法进行隔离。 在高低压兼容的CMOS 工艺中，进行版图设计时高压区与低压区应明 显隔离开，以免 相互之间的串扰，现在常用而比较有效的方法是在高压区与低压区之 间隔开一定的距离并设 计两个保护环：一个为地环，另一个则为电源环，以满足隔离的需要。 Si-SiO2系统中的表面态系统中的表面态 研究表明在Si-SiO2系统中存在着四种基 本形式的电荷或能态，如下图所示： 图12 Si-SiO2系统中的能态和电荷 表面态对器件性能的影响表面态对器件性能的影响 SiO2层中的固定表面电荷层中的固定表面电荷 由于在Si-SiO2界面附近存在过剩硅离子从而产生固定表面正电

17、 荷，它一般位于Si-SiO2界面20nm以内，并且不容易漂移。 固定电荷密度与氧化层厚度、杂质类型、杂质浓度、表面电势 等因素无关，一般不能充放电，不能与Si交换电荷。 固定电荷密度与氧化工艺条件、退火条件以及Si单晶的晶向(晶 面)有显著关系。 Si-SiO2界面处的界面态界面处的界面态 界面处Si晶格中断，使Si-SiO2界面Si禁带中存在许多 准连续的表面电子能级。 Si-SiO2界面处的界面态可以迅速地从半导体导带和价 带俘获载流子或向导带和价带激发载流子，是“快 态”。 界面态分施主型和受主型两种。 (4) SiO2中的陷阱电荷中的陷阱电荷 由于X射线、 射线或电子射线的辐射，在S

18、iO2中激发 产生自由电子和空穴，如果同时存在电场，除复合作 用外，电子在SiO2中可以运动至SiO2外表面或由Si- SiO2界面向Si中移动，而空穴由于运动困难而被SiO2 中原有陷阱俘获，从而在SiO2中留下正的空间电荷。 这种由辐射电离引起的电荷由退火工艺容易予以消除。 表面处理表面处理 (1) Si-SiO2界面处的界面态密度和Si的晶向(晶面)有关，一般(111) 面的态密度比(110)面大，而(110)面的态密度又比(100)大，也就 是说(100)面的界面态密度最小。 为减少界面态影响，在MOS器件和集成电路生产中常选用(100) 晶面。 将Si-SiO2系统在氢或氢和氮的混合

19、气体中进行400-450低温退 火，使氢与Si形成稳定的H-Si键，可以有效减少界面态密度。 惰性保护气体下的高温退火也是降低界面态密度的有效手段。 (2)SiO2层中的固定表面电荷与Si单晶的晶向(晶面)、氧化工艺条件和 退火工艺条件等因素有关。 在不同的Si晶面上采用相同的氧化工艺条件所制备的Si-SiO2系统， 固定表面电荷密度也是按照(111)、(110)和(100)晶面的顺序下降， 为控制固定电荷应采用(100)晶面。 另外，与湿氧氧化和水汽氧化相比，采用干氧氧化工艺生长的SiO2 中固定电荷密度最低，因此适当增加干氧氧化时间、降低SiO2生长 速率都能使固定电荷密度降低。 由于固定

20、电荷起因于Si-SiO2界面附近存在的过剩硅离子，采用退火 工艺可进一步降低SiO2中已经形成的固定电荷。 Na+来源广泛，要完全避免非常困难。 由于高纯化学试剂、高纯水和高等级净化环境的广泛 采用，一般认为Na+的主要来源是高温氧化/扩散炉石 英炉管表面的沾污造成的，应该经常保持石英炉管的 清洁以减少Na+沾污。 清洁石英炉管的方法之一是在炉管内通入HCl。 实践表明，采用HCl处理效果明显，SiO2的Na+沾污可 以降低一个数量级。 氧化硅薄膜的作用氧化硅薄膜的作用 二氧化硅薄膜最重要的应用是作为杂质选择扩散的掩蔽膜，因此需要一定的 厚度来阻挡杂质扩散到硅中。二氧化硅还有一个作用是对器件表

21、面保护和钝 化。二氧化硅薄膜还可作为某些器件的组成部分：（1）用作器件的电绝缘和 隔离。（2）用作电容器的介质材料。（3）用作MOS晶体管的绝缘栅介质。 三、氧化硅薄膜常见的问题 1、厚度均匀性问题。造成不均匀的主要原因是氧化反应管中的氧气和水汽的 蒸汽压不均匀，此外氧化炉温度不稳定、恒温区太短、水温变化或硅片表 面状态不良等也会造成氧化膜厚度不均匀。膜厚不均匀会影响氧化膜对扩散 杂质的掩蔽作用和绝缘作用，而且在光刻腐蚀时容易造成局部钻蚀。 2、表面斑点。造成斑点的原因有：（1）氧化前表面处理不好。（2）氧化石 英管长期处于高温下，产生一些白色薄膜落在硅片表面上。（3）水蒸汽凝聚 在管口形成水

22、珠溅在硅片表面上或水浴瓶中的水太满造成水珠射入石英管内， 或清洗残留的水迹。出现斑点后斑点处的薄膜对杂质的掩蔽能力比较低，从 而造成器件性能变坏，突出的大斑点会影响光刻的对准精度。 3、氧化膜针孔。当硅片存在位错和层错时就会形成针孔，它能使扩散杂质在 该处穿透，使掩蔽失效，引起漏电流增大，耐压降低，甚至穿透，还能造成 金属电极引线和氧化膜下面的区域短路造成失效。 4、反型现象。由于表面玷污，氧化膜中存在大量的可移动的正电荷，如钠离 子、氢离子、氧空位等使P型硅一侧感应出负电荷，从而出现了反型。 5、热氧化层错。产生的原因有： （1）硅片本身的微缺陷。 （2）磨抛或离子注入造成的表面损伤，表面玷

23、污。 （3）高温氧化中产生的热缺陷和热应力。TOC含量高会使栅氧化膜尤其是 薄栅氧化膜中缺陷密度增大，所以栅愈薄要求TOC愈低。 SiO2厚度的检查 测量厚度的方法很多，有双光干涉法、电容压电法、椭 圆偏振光法、腐蚀法和比色法等。在精度不高时，可用比 色法来简单判断厚度。比色法是利用不同厚度的氧化膜在 白光垂直照射下会呈现出不同颜色的干涉条纹，从而大致 判断氧化层的厚度。 颜色 氧化膜厚度（埃） 灰 100 黄褐 300 蓝 800 紫 1000 2750 4650 6500 深蓝 1500 3000 4900 6800 绿 1850 3300 5600 7200 黄 2100 3700 56

24、00 7500 橙 2250 4000 6000 红 2500 4350 6250 芯片焊接芯片焊接(粘贴粘贴)方法及机理方法及机理 芯片的焊接是指半导体芯片与载体（封 体或基片）形成牢固的、传导性或绝缘性 连接的方法。焊接层除了为器件提供机械 连接和电连接外，还须为器件提供良好的 散热通道。其方法可分为树脂粘接法和金 属合金焊接法。 树脂粘贴法树脂粘贴法 树脂粘贴法是采用树脂粘合剂在芯片和封装 体之间形成一层绝缘层或是在其中掺杂金属（如 金或银）形成电和热的良导体。粘合剂大多采用 环氧树脂。环氧树脂是稳定的线性聚合物，在加 入固化剂后，环氧基打开形成羟基并交链，从而 由线性聚合物交链成网状结

25、构而固化成热固性塑 料。其过程由液体或粘稠液 凝胶化 固体。 固化的条件主要由固化剂种类的选择来决定。而 其中掺杂的金属含量决定了其导电、导热性能的 好坏。 封装对器件电性的影封装对器件电性的影 响响 掺银环氧粘贴法掺银环氧粘贴法 掺银环氧粘贴法是当前最流行的芯片粘贴方 法之一，它所需的固化温度低，这可以避免热应 力，但有银迁移的缺点 。 近年来应用于中小功率 晶体管的金导电胶优于银导电胶 。 非导电性填料 包括氧化铝、氧化铍和氧化镁，可以用来改善热 导率。树脂粘贴法因其操作过程中载体不须加热， 设备简单，易于实现工艺自动化操作且经济实惠 而得到广泛应用，尤其在集成电路和小功率器件 中应用更为

26、广泛。树脂粘贴的器件热阻和电阻都 很高。树脂在高温下容易分解，有可能发生填料 的析出，在粘贴面上只留下一层树脂使该处电阻 增大。因此它不适于要求在高温下工作或需低粘 贴电阻的器件。另外，树脂粘贴法粘贴面的机械 强度远不如共晶焊接强度大。 金属合金焊接法金属合金焊接法 金属合金焊接法主要指金硅、金锗、金锡等共晶焊接共晶焊接。 这里主要以金硅共晶焊为例加以讨论。金的熔点1063， 硅的熔点为1414，但金硅合金的熔点远低于单质的金和 硅。从二元系相图中可以看到，含有31%的硅原子和69% 的金原子的 Au-Si共熔体共晶点温度为。这个共晶点是选 择合适的焊接温度和对焊接深度进行370控制的主要依

27、据。金硅共晶焊接法就是芯片在一定的压力下（附以摩擦 或超声），当温度高于共晶温度时，金硅合金融化成液态 的Au-Si共熔体；冷却后，当温度低于共晶温度时，共熔 体由液相变为以晶粒形式互相结合的机械混合物 金 硅共熔晶体而全部凝固，从而形成了牢固的欧姆接触焊接 面。共晶焊接法具有机械强度高、热阻小、稳定性好、可 靠性高和含较少的杂质等优点，因而在微波功率器件和组 件的芯片装配中得到了广泛的应用并备受高可靠器件封装 业的青睐，其焊接强度已达到 245MPa。金属合金焊接还 包括“软焊料”焊接（如 95Pb/5Sn， 92.5Pb/5In/2.5Ag），由于其机械强度相对较小，在半导 体器件芯片焊接

28、中不太常用。 焊接不良原因及相应措施焊接不良原因及相应措施 1、芯片背面氧化、芯片背面氧化 器件生产过程中，焊接前往往先在芯片 背面蒸金。在Au-Si共晶温度下，Si会穿透 金层而氧化生成SiO 2，这层SiO2会使焊接 浸润不均匀，导致焊接强度下降。即使在 室温下，硅原子也会通过晶粒间的互扩散 缓慢移动到金层表面。因此，在焊接时保 护气体N2必须保证足够的流量，最好加入 部分H 2进行还原。芯片的保存也应引起足 够的重视，不仅要关注环境的温湿度，还 应考虑到其将来的可焊性，对于长期不用 的芯片应放置在氮气柜中保存。 2 、焊接温度过低、焊接温度过低 虽然Au-Si共晶点是370，但是热量 在

29、传递过程中要有所损失，因而应选择略 高一些，但也不可太高，以免造成管壳表 面氧化。焊接温度也要根据管壳的材料、 大小、热容量的不同进行相应调整。为保 证焊接质量，应定期用表面温度计测量加 热基座的表面温度，必要时监测焊接面的 温度。 3、焊接时压力太小或不均匀、焊接时压力太小或不均匀 焊接时应在芯片上施加一定的压力。 压力太小或不均匀会使芯片与基片之间产 生空隙或虚焊，压力减小后，芯片剪切力 强度大幅度下降，但也不能使压力过大， 以免碎片。因此焊接时压力的调整是很重 要的，要根据芯片的材料、厚度、大小的 综合情况进行调整，在实践中有针对性地 积累数据，才能得到理想的焊接效果。 失效模式分析失效

30、模式分析 1、欧姆接触不良、欧姆接触不良 芯片与基片间良好的欧姆接触是保证功率器 件正常工作的前提。欧姆接触不良会使器件热阻 加大，散热不均匀，影响电流在器件中的分布， 破坏器件的热稳定性，甚至使器件烧毁。 半导体器件的散热有辐射、对流和传导三种 方式，其中热传导是其散热的主要方式。 Au-Si 焊接层的虚焊和空洞是造成欧姆接触不良的主要 原因，空洞会引起电流密集效应，在它附近有可 能形成不可逆的，破坏性的热电击穿，即二次击 穿。焊接层的欧姆接触不良给器件的可靠性带来 极大隐患。 2、热应力失效、热应力失效 这是一种由机械应力导致的失效。由于其失 效的最终表现形式往往是焊接面裂纹或芯片剥裂，

31、因而在这里把它归结为微焊接失效模式之一来加 以讨论。微电子器件的焊接界面是由性能各异的 一些材料组成，如Si、SiO2、BeO、Al2O3、WCu 等。这些材料的线热膨胀系数各不相同，如常用 作底座的WCu其膨胀系数比Si晶体几乎大4倍。 当它们结合在一起时，不同的材料界面间会存在 压缩或拉伸应力。微波功率器件在工作期间往往 要经受热循环，由于芯片和封装体的热膨胀系数 不同，在热循环过程中焊接面间产生周期性的剪 切应力，这些应力将可能聚集在空洞的位置上使 焊料形成裂纹甚至使硅片龟裂，最终导致器件因 热疲劳而失效。 在芯片与管壳之间的焊层中，最大的热剪切 力形变可估计为:S=DT/2d,公式中，

32、D为芯 片对角线尺寸；d为焊层厚度；T=TmaxTmin， Tmax为焊料凝固线温度，Tmin为器件筛选中的最 低温度；为芯片与基片材料的热膨胀系数之差。 从上式可以看到，热形变直接与芯片大小成 正比，芯片尺寸越大，焊接后其在温循中要承受 的剪切力也就越大。从这个角度讲，大功率器件 采用小芯片多胞合成是十分必要的。在焊接中， 必须充分考虑到芯片与基片的热匹配情况，在硅 器件中若使用热膨胀系数同硅非常相近的陶瓷基 片（如AlN），将大大降低热应力，可用于大芯片 装配。 焊接质量的三种检验方法焊接质量的三种检验方法 1、剪切力测量、剪切力测量 这是检验芯片与基片间焊接质量最常用和 直观的方法。在焊接良好的情况下，即使芯片 推碎了，焊接处仍然留有很大的芯片 残留痕迹。 一般焊接空洞处不粘附芯片衬底材料，芯片推 掉后可直接观察到空洞的大小和密度。用树 脂粘贴法粘贴的器件，若要在较高、较低温度 下长期工作,应测不同温度下的剪切力强度。 2、电性测试、电性测试 对于芯片与基片或底座导电性连接（如 共晶焊、导电胶粘贴）的双极器件，其焊 接（粘贴）质量的好坏直接影响器件的热 阻和饱和压降饱和压降 Vces，所以对晶体管之类的 器件可以通过测量器件的 Vces来无损地检 验芯片的焊接质量。