计算机组成原理第10章存储系统

1、计算机组成原理 第第1010章章 存储系统存储系统 第第1010章章 存储系统存储系统 10.1 10.1 存储器概述存储器概述 10.2 10.2 随机读写存储器随机读写存储器RAMRAM 10.3 10.3 只读存储器和闪速存储器只读存储器和闪速存储器 10.4 10.4 高速存储器高速存储器 10.5 Cache 10.5 Cache 存储器存储器 10.6 10.6 虚拟存储器虚拟存储器 10.1 10.1 存储器概述存储器概述 n 存储器的发展存储器的发展 n 评价存储器性能的主要指标评价存储器性能的主要指标 n 存储器分类存储器分类 n 多层次存储体系结构多层次存储体系结构 10.

2、1 10.1 存储器概述存储器概述 n 存储器的发展存储器的发展 p第一台电子计算机用的是电子管触发器；第一台电子计算机用的是电子管触发器； p此后经历过：此后经历过： l汞延迟线汞延迟线 l磁带磁带 l磁鼓磁鼓 l磁芯（磁芯（19511951年始）年始） l半导体半导体 l磁盘磁盘光盘光盘纳米存储纳米存储 汞延迟线汞延迟线 磁鼓磁鼓 磁芯磁芯 10.1 10.1 存储器概述存储器概述 n 存储器的发展存储器的发展 p主存的重要作用及主存器件发展史总结图表：主存的重要作用及主存器件发展史总结图表： 输入的数据 要输出的数据 程序中间数据 控制器运算器 指令 数据 外设 外设 主主 存存 主存的

3、重要作用图示主存的重要作用图示 10.1 10.1 存储器概述存储器概述 n 存储器的发展存储器的发展 p主存的重要作用及主存器件发展史总结图表：主存的重要作用及主存器件发展史总结图表： 时 代元 件存取周期存储容量* 1磁鼓等12s2K字节 2磁芯2.18s 32K字节 3磁芯750ms1M字节 3.5IC，LSI320ms8M字节 4VLSI312ms128M字节 10.1 10.1 存储器概述存储器概述 n 存储器的发展存储器的发展 p存储器的容量进化存储器的容量进化 Bit(b) Byte(B) KiloByte(KB) MegaByte(MB) GigaByte(GB) TeraBy

4、te (TB) PetaByte(PB) ExaByte (EB) ZetaByte(ZB) YottaByte(YB) NonaByte(NB) DoggaByte (DB) 单位名称常规十进制表示存储器容量表示 K（Kilo）1K10310001K2101024 M（Mega）1M106103K1M220210K1 048 576 G（Giga）1G109106M1G230210M1 073 741 824 T（Tera）1T1012109G1T240210G1 099 511 627 776 10.1 10.1 存储器概述存储器概述 n 存储器的发展存储器的发展 p存储体系结构的发展存储

5、体系结构的发展 由主由主-辅二级结构发展到多层次存储体系结构。辅二级结构发展到多层次存储体系结构。 主存由单体发展到多体交叉（并行）。主存由单体发展到多体交叉（并行）。 采用了虚拟存储技术。采用了虚拟存储技术。 10.1 10.1 存储器概述存储器概述 n 评价存储器性能的主要指标评价存储器性能的主要指标 p人们最关心的存储器的性能参数主要有人们最关心的存储器的性能参数主要有3 3个：个： l容量、速度和价格容量、速度和价格 l计算机的使用者希望存储器的容量要大，速度要快，价计算机的使用者希望存储器的容量要大，速度要快，价 格要便宜。格要便宜。 p价格价格 l存储器的价格通常用每位的价格来表示

6、，存储器的价格通常用每位的价格来表示， P=C/SP=C/S lC C存储芯片价格，存储芯片价格，S S存储芯片容量（存储芯片容量（bitsbits）。）。 l容量越大、速度越快，价格就越高。容量越大、速度越快，价格就越高。 10.1 10.1 存储器概述存储器概述 n 评价存储器性能的主要指标评价存储器性能的主要指标 p速度 (1)(1)存取时间存取时间（Memory Access TimeMemory Access Time）：孤立地考察某一次）：孤立地考察某一次R/W R/W 操作所需操作所需 要的时间，以要的时间，以TATA表示。即从向存储器发出读操作命令到数据从存储器表示。即从向存储

7、器发出读操作命令到数据从存储器 中读出所经历的时间。中读出所经历的时间。 (2)(2)存储周期存储周期（Memory Circle TimeMemory Circle Time）：连续启动两次独立的访问存储器）：连续启动两次独立的访问存储器 操作所需要的最小时间间隔，以操作所需要的最小时间间隔，以TMTM表示。又称为访问周期、存取周期表示。又称为访问周期、存取周期 、读写周期等。、读写周期等。 (3)(3)频带宽度频带宽度BmBm：单位时间内能够访问到的数据个数，也叫做存储器的数单位时间内能够访问到的数据个数，也叫做存储器的数 据传输率：据传输率：Bm=W/TMBm=W/TM（位（位/ /秒）

8、秒） lW：每次：每次R/W 数据的宽度，一般等于数据的宽度，一般等于Memory字长。字长。 lTM存储周期。存储周期。 n 在以上在以上3 3个参数中，个参数中，存储周期是最重要的参数存储周期是最重要的参数，它能够全面反，它能够全面反 映存储器的工作速度。映存储器的工作速度。 10.1 10.1 存储器概述存储器概述 n 存储器分类存储器分类 p按存储介质分类：磁表面按存储介质分类：磁表面/ /半导体存储器半导体存储器 p按存取方式分类：随机按存取方式分类：随机/ /顺序存取（磁带）顺序存取（磁带） p按读写功能分类：按读写功能分类：ROMROM，RAMRAM lRAMRAM：双极型：双极

9、型/MOS/MOS lROMROM：MROM/PROM/EPROM/EEPROMMROM/PROM/EPROM/EEPROM p按信息的可保存性分类：永久性和非永久性的按信息的可保存性分类：永久性和非永久性的 p按存储器系统中的作用分类：主按存储器系统中的作用分类：主/ /辅辅/ /缓缓/ /控控 10.1 10.1 存储器概述存储器概述 n 多层次存储体系结构多层次存储体系结构 p主存的速度总落后于主存的速度总落后于CPUCPU的需要，主存的容量总落后于软的需要，主存的容量总落后于软 件的需要。件的需要。 p为了解决对存储器要求容量大，速度快，成本低三者之间为了解决对存储器要求容量大，速度快

10、，成本低三者之间 的矛盾，目前通常采用多级存储器体系结构，即使用高速的矛盾，目前通常采用多级存储器体系结构，即使用高速 缓冲存储器、主存储器和外存储器。缓冲存储器、主存储器和外存储器。 10.1 10.1 存储器概述存储器概述 n 多层次存储体系结构多层次存储体系结构 通用寄存器通用寄存器 Cache (SRAM) 主存主存 (DRAM，SRAM) 联机外部存储器联机外部存储器 (磁盘等磁盘等) 脱机外部存储器脱机外部存储器 (磁带、光盘存储器等）磁带、光盘存储器等） CPU芯片内芯片内 存储容量越来越大，每位价格越来越便存储容量越来越大，每位价格越来越便 宜宜 访问速度越来越快访问速度越来越

11、快 主机内主机内外部设外部设 备备 第第1010章章 存储系统存储系统 10.1 10.1 存储器概述存储器概述 10.2 10.2 随机读写存储器随机读写存储器RAMRAM 10.3 10.3 只读存储器和闪速存储器只读存储器和闪速存储器 10.4 10.4 高速存储器高速存储器 10.5 Cache 10.5 Cache 存储器存储器 10.6 10.6 虚拟存储器虚拟存储器 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n 随机读写存储器随机读写存储器RAMRAM按存储元件在运行中能否长时按存储元件在运行中能否长时 间保存信息来分，有间保存信息来分，有静态存储器和和动态存

12、储器两种。两种。 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器存储元 n 基本存储元是组成存储器的基 础和核心，又叫记忆元件，它 用来存储一位二进制信息0或1 。 n 对于SRAM而言，电路为触发 器结构。 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器存储元 该电路工作原理 n 它是由两个MOS反相器交叉 耦合而成的触发器，一个存储 元存储一位二进制代码，这种 电路有两个稳定的状态。 n 设T1截止T2导通，即A点高电 平，B点低电平，表示“1”； n T2截止T1导通，即A点低电平 ，B点高电

13、平表示“0”。 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器存储元 该电路工作原理 （1 1）写入写入“1 1” ： 首先译码选中；首先译码选中； 然后在然后在I/OI/O线上输入线上输入高高电位，在电位，在 I/OI/O线上输入线上输入低低电位，开启电位，开启 T5,T6,T7,T8T5,T6,T7,T8四个晶体管把四个晶体管把高高 、低低电位分别加在电位分别加在A A，B B点，点， 使使T1T1管管截止截止，使，使T2T2管管导通导通， 将将“1 1”写入存储元。写入存储元。 写完成后译码线上高电位信号写完成后译码线上高电位信号 撤消，电

14、路进入保持状态撤消，电路进入保持状态。 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器存储元 该电路工作原理 （1 1）写入写入“0 0” ： 首先译码选中；首先译码选中； 然后在然后在I/OI/O线上输入线上输入低低电位，在电位，在 I/OI/O线上输入线上输入高高电位，开启电位，开启 T5,T6,T7,T8T5,T6,T7,T8四个晶体管把四个晶体管把低低 、高高电位分别加在电位分别加在A A，B B点，点， 使使T1T1管管导通导通，使，使T2T2管管截止截止， 将将“0 0”写入存储元。写入存储元。 写完成后译码线上高电位信号写完成后译码

15、线上高电位信号 撤消，电路进入保持状态撤消，电路进入保持状态。 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器存储元 该电路工作原理 （2 2）读出：）读出： 若某个存储元被选中，则该若某个存储元被选中，则该 存储元的存储元的T5,T6,T7,T8T5,T6,T7,T8管均导管均导 通，通，A A，B B两点与位线两点与位线D D与与D D相相 连存储元的信息被送到连存储元的信息被送到I/OI/O与与 I/OI/O线上。线上。I/OI/O与与I/OI/O线接着一线接着一 个差动读出放大器个差动读出放大器 ，从其电，从其电 流方向可以判知所存信息是

16、流方向可以判知所存信息是 “1 1”还是还是“0 0”。 （3 3）（存储）保持状态）（存储）保持状态。 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器基本组成基本组成 p 一个一个SRAMSRAM存储器由存储体、读写电路、地址译码电路和存储器由存储体、读写电路、地址译码电路和 控制电路等组成。控制电路等组成。 存储体存储体 阵列阵列 I/O电路及电路及 R/W控制控制 电路电路 地址地址 译码译码 驱动驱动 地址线地址线 数据线数据线 读写控制信号读写控制信号 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存

17、储器存储器基本组成基本组成 p存储体存储体 存储体存储体 存储单元存储单元 存储元存储元单元地址单元地址 00000000 00000101 . . . . . . . . . . XXXXXXXX 存储容量存储容量 MARMAR CPUCPU 存储体主要概念之间的关系图存储体主要概念之间的关系图 10.2 10.2 随机读写存储器随机读写存储器RAMRAM n SRAMSRAM存储器存储器基本组成基本组成 p地址译码驱动系统地址译码驱动系统 p把CPU给定的地址码翻译成能驱动指定存储单元的控制信 息。(n-2) A0 A0 A0 A1 A1 lSRAM：16K1位，位，2K8位，位，4K8位

18、，位，8K8位位. p请从上述芯片中选择适当芯片设计该计算机主存储器，画请从上述芯片中选择适当芯片设计该计算机主存储器，画 出主存储器逻辑框图，注意画出选片逻辑出主存储器逻辑框图，注意画出选片逻辑( (可选用门电路及可选用门电路及 3838译码器译码器74LS138)74LS138)与与CPU CPU 的连接，说明选哪些存储器芯的连接，说明选哪些存储器芯 片，选多少片。片，选多少片。 p解：根据给定条件，选用解：根据给定条件，选用 lEPROM：8K8位芯片位芯片1片。片。 lSRAM： 8K8位芯片位芯片3片，片，2K8位芯片位芯片1片。片。 10.3 10.3 只读存储器和闪速存储器只读存

19、储器和闪速存储器 n ROMROM、RAMRAM与与CPUCPU的连接的连接 p解：根据给定条件，选用解：根据给定条件，选用 lEPROM：8K8位芯片位芯片1片。片。 lSRAM： 8K8位芯片位芯片3片，片，2K8位芯片位芯片1片。片。 D7 D0 SRAM 8K8 A0A12 CSR/W D7 D0 SRAM 8K8 A0A12 CSR/W D7 D0 EPROM 8K8 A0A12 CS D7 D0 SRAM 8K8 A0A12 CSR/W D7 D0 SRAM 2K8 A0A10 CS R/W 中 央 处 理 器 D0 D7 R/W A12*A11Y7 Y3 Y2 Y1 Y0 n完整

20、列出二进制表示的地址空间分配情况完整列出二进制表示的地址空间分配情况 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0

21、 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 8K 8K 8K 8K 2K 10.3 10.3 只读存储器和闪速存储器只读存储器和闪速存储器 74LS138 D7 D0 SRAM 8K8 A0A12 CSR/W D7 D0 SRAM 8K8 A0A12 CSR/W D7 D0 EPROM 8K8 A0A12 CS D7 D0 SRAM 8K8 A0A12 CSR/W D7 D0 SRAM 2K8 A0A10 CS R/W C

22、 P U D0 D7 R/W A0 A10 A11 A12 A13 A14 A15 C B A G1 Y0 Y1 Y2 Y3 Y7 MREQ 第第1010章章 存储系统存储系统 10.1 10.1 存储器概述存储器概述 10.2 10.2 随机读写存储器随机读写存储器RAMRAM 10.3 10.3 只读存储器和闪速存储器只读存储器和闪速存储器 10.4 10.4 高速存储器高速存储器 10.5 Cache 10.5 Cache 存储器存储器 10.6 10.6 虚拟存储器虚拟存储器 10.4 10.4 高速存储器高速存储器 n 提高存储器速度提高存储器速度减小内存与减小内存与CPUCPU之间

23、速度差异的之间速度差异的 主要途径主要途径 在在CPUCPU内部设多个通用寄存器；内部设多个通用寄存器； 研究新的研究新的DRAMDRAM芯片技术芯片技术； 在主存自身在主存自身结构技术结构技术上考虑更好的措施；上考虑更好的措施； 从从系统结构系统结构角度考虑采用多层存储体系。角度考虑采用多层存储体系。 10.4 10.4 高速存储器高速存储器 n 双端口存储器（端口指读写口）双端口存储器（端口指读写口） 地地 址址 寄寄 存存 器器 地地 址址 寄寄 存存 器器 译译 码码 器器 译译 码码 器器 存存 储储 体体 地址地址 地址地址 数据寄存器数据寄存器数据寄存器数据寄存器数据数据 数据数

24、据 读写电路读写电路读写电路读写电路 WEWE WEWE MARMAR MARMAR 双端口存储器组成框图双端口存储器组成框图 仲裁逻辑仲裁逻辑 端口：指读写口端口：指读写口 10.4 10.4 高速存储器高速存储器 n 相联存储器相联存储器（CAMCAMContent Access MemoryContent Access Memory） p相联存储器的实质相联存储器的实质 l与常规存储器按地址访问不同的是，与常规存储器按地址访问不同的是，CAMCAM是是按信息内容按信息内容 访问访问的存储器，即按的存储器，即按信息内容信息内容选中相应单元，进行读写选中相应单元，进行读写 p相联存储器的用途

25、相联存储器的用途 l用于信息检索、用于信息检索、CacheCache和虚拟存储器。和虚拟存储器。 l主要在主要在cachecache的地址变换及虚存的管理中需要快速查找的地址变换及虚存的管理中需要快速查找 的场合使用。的场合使用。 10.4 10.4 高速存储器高速存储器 n 多模块交叉存储器多模块交叉存储器线性地址的编址方式线性地址的编址方式 p线性编址的含义：即连续编址。线性地址在多模块中有两线性编址的含义：即连续编址。线性地址在多模块中有两 种安排方式：种安排方式： 顺序方式 l线性地址线性地址按模块按模块走，第一块所有存储单元编号排完再排走，第一块所有存储单元编号排完再排 第二块第二块

26、. .； l编址为高位交叉（模块地址在高位）。编址为高位交叉（模块地址在高位）。 交叉方式 00 000 MM0 0MM1 1MM2 2MM3 3 内存地址：内存地址： 4 4 3 32 21 10 0 00 001 00 010 00 011 00 100 00 101 00 110 00 111 01 000 01 001 01 010 01 011 01 100 01 101 01 110 01 111 10 000 10 001 10 010 10 011 10 100 10 101 10 110 10 111 11 000 11 001 11 010 11 011 11 100 11

27、 101 11 110 11 111 模块模块(分体分体) 号号 块内字地块内字地 址址 数据寄存器数据寄存器MDRMDR（1616位）位） DBDB（1616位）位） 多多 模模 块块 的的 顺顺 序序 编编 址址 方方 式式 整个内存需地址寄整个内存需地址寄 存、数据寄存和读存、数据寄存和读 写控制电路一套。写控制电路一套。 1616位位1616位位1616位位 1616位位 译码器译码器 假设某假设某1616位机的主存储器共有位机的主存储器共有4 4个模块，个模块，3232个存储单元；个存储单元； 主要目的：扩大主要目的：扩大 存储容量。存储容量。 实现方法：地址实现方法：地址 码高位区

28、分存储码高位区分存储 体号，低位体内体号，低位体内 寻址。寻址。 10.4 10.4 高速存储器高速存储器 n 多模块交叉存储器多模块交叉存储器线性地址的编址方式线性地址的编址方式 p线性编址的含义：即连续编址。线性地址在多模块中有两线性编址的含义：即连续编址。线性地址在多模块中有两 种安排方式：种安排方式： 顺序方式 交叉方式 l线性地址线性地址逐模块逐模块走，所有块依次排完一个存储单元，再走，所有块依次排完一个存储单元，再 回到第一块回到第一块； l编址为低位交叉（模块地址在低位）；编址为低位交叉（模块地址在低位）； l真正的并行主存系统即所谓多体交叉存储器就是指这种真正的并行主存系统即所

29、谓多体交叉存储器就是指这种 低位交叉方式。低位交叉方式。 000 00 数据总线数据总线DBDB（1616位）位） 内存地址：内存地址： 4 3 2 1 04 3 2 1 0 000 01000 10000 11 001 00001 01001 10001 11 010 00010 01010 10010 11 011 00011 01011 10011 11 100 00100 01100 10100 11 101 00101 01101 10101 11 110 00110 01110 10110 11 111 00 111 01111 10111 11 模块模块(分体分体) 号号 块内字

30、地址块内字地址 译码器译码器 寻找模块寻找模块 多多 模模 块块 的的 交交 叉叉 编编 址址 方方 式式 MDRMDR0 0MDRMDR3 3MDRMDR2 2MDRMDR1 1 MARMAR0 0MARMAR3 3MARMAR2 2MARMAR1 1 1616位位1616位位1616位位1616位位 n n个并行的个并行的 存储体具有存储体具有 各自的各自的地址地址 寄存器的地寄存器的地 址译码、驱址译码、驱 动、读放等动、读放等 电路（图中电路（图中 略）。略）。 p可见多体交叉存储器是一种采用流水方式工作的并可见多体交叉存储器是一种采用流水方式工作的并 行存储器系统。行存储器系统。 多

31、体交叉存储器（以多体交叉存储器（以4 4体为例）的分时工作原理示意图体为例）的分时工作原理示意图 10.4 10.4 高速存储器高速存储器 n多模块交叉存储器多模块交叉存储器 n例：设有例：设有4 4体交叉的存储器，分时即每隔体交叉的存储器，分时即每隔1/4Tm1/4Tm启动一启动一 个分体，见图示。个分体，见图示。 T T 时间时间 WW0 0 M M0 0 WW1 1 M M1 1 WW2 2 M M2 2 WW3 3 M M3 3 WW0 0 M M0 0 10.4 10.4 高速存储器高速存储器 n 多模块交叉存储器多模块交叉存储器举例举例 p用16M字8位的存储芯片构成一个64M字1

32、6位的主存储 器。要求既能够扩大存储器的容量，又能够缩短存储器的缩短存储器的 访问周期访问周期（提高访问速度）。 (1)(1)计算需要多少个存储器芯片。计算需要多少个存储器芯片。 (2)(2)存储器芯片和主存储器的地址长度各需要多少位？存储器芯片和主存储器的地址长度各需要多少位？ (3)(3)画出用存储器芯片构成主存储器的逻辑示意图。画出用存储器芯片构成主存储器的逻辑示意图。 (4)(4)用用1616进制表示的地址进制表示的地址12345671234567，其体内地址和体号是多少，其体内地址和体号是多少 ？ 10.4 10.4 高速存储器高速存储器 n 多模块交叉存储器多模块交叉存储器举例举例

33、 p用用16M16M字字8 8位的存储芯片构成一个位的存储芯片构成一个64M64M字字1616位的主存储位的主存储 器。要求既能够扩大存储器的容量，又能够器。要求既能够扩大存储器的容量，又能够缩短存储器的缩短存储器的 访问周期访问周期（提高访问速度）。（提高访问速度）。 (1)(1)计算需要多少个存储器芯片？计算需要多少个存储器芯片？ 解：解： 8 8个个 (2) (2)存储器芯片和主存储器的地址长度各需要多少位？存储器芯片和主存储器的地址长度各需要多少位？ 解：解：存储器芯片的地址长度为存储器芯片的地址长度为2424位。主存储器的地址长度为位。主存储器的地址长度为2626位位 (4) (4)

34、 地址地址1234567H1234567H，其体内地址和体号是多少，其体内地址和体号是多少？ 解解：12345671234567右移两位是右移两位是48D15948D159，所以其体内地址为：，所以其体内地址为：48D15948D159 最低两位是最低两位是11B11B，所以其体号为，所以其体号为3 3 。 10.4 10.4 高速存储器高速存储器 n 多模块交叉存储器多模块交叉存储器举例举例 (3)画出用存储器芯片构成主存储器的逻辑示意图。 A2A25 A1 A0 第第1010章章 存储系统存储系统 10.1 10.1 存储器概述存储器概述 10.2 10.2 随机读写存储器随机读写存储器R

35、AMRAM 10.3 10.3 只读存储器和闪速存储器只读存储器和闪速存储器 10.4 10.4 高速存储器高速存储器 10.5 Cache 10.5 Cache 存储器存储器 10.6 10.6 虚拟存储器虚拟存储器 10.5 Cache 10.5 Cache 存储器存储器 n Cache Cache 基本原理基本原理 p Cache Cache的工作机制基于的工作机制基于程序访问的局部性原则程序访问的局部性原则。 一个运行程序的代码大都顺序存放在地址连续的存储一个运行程序的代码大都顺序存放在地址连续的存储 器中，与程序相关的数据在存储器中也相对集中。所以程器中，与程序相关的数据在存储器中也

36、相对集中。所以程 序运行时，尤其有循环程序段和子程序段时，在较短时间序运行时，尤其有循环程序段和子程序段时，在较短时间 区间内，常会对局部范围的存储器频繁访问，而此范围之区间内，常会对局部范围的存储器频繁访问，而此范围之 外的地址访问甚少。这种现象称为外的地址访问甚少。这种现象称为程序访问的局部性程序访问的局部性。 把局部范围的主存内容从主存放到一个高速小容量存把局部范围的主存内容从主存放到一个高速小容量存 储器中，使储器中，使CPUCPU在这一段时间内直接访问它，以减少或不去在这一段时间内直接访问它，以减少或不去 访问慢速的访问慢速的DRAM DRAM ，程序运行速度将明显提高。，程序运行速

37、度将明显提高。 10.5 Cache 10.5 Cache 存储器存储器 n Cache Cache 构成构成 主主 存存 主主 存存 地地 址址 寄寄 存存 器器 MARMAR 主存主存-Cache-Cache 地址变换地址变换 机构机构 CacheCache 地址地址 寄存器寄存器 CARCAR CacheCache 存储体存储体 替换控制部件替换控制部件 CPUCPU 不不 命命 中中 命命 中中 单字宽单字宽 多多 字字 宽宽 地址总线地址总线 数据总线数据总线 块块 10.5 Cache 10.5 Cache 存储器存储器 n Cache Cache 基本概念基本概念 1 1、 “块

38、块”的概念（的概念（blockblock，block frame block frame ） pCacheCache与主存之间数据交换的单位。与主存之间数据交换的单位。 pCacheCache存储器中，把存储器中，把CacheCache和主存各分成若干块。和主存各分成若干块。 p主存与主存与CacheCache中块的数目不同但块的大小相等。中块的数目不同但块的大小相等。 p块的大小通常以在主存的一个读块的大小通常以在主存的一个读/ /写周期中能访问的数据长写周期中能访问的数据长 度为限，常为几十字节。（例：度为限，常为几十字节。（例：32B32B，64B64B，128B128B） 10.5 C

39、ache 10.5 Cache 存储器存储器 n Cache Cache 基本概念基本概念 2 2、 CacheCache的的命中率命中率 pCPUCPU访存时，信息恰巧在访存时，信息恰巧在CacheCache中的概率。中的概率。 h=Nc/h=Nc/（Nc+NmNc+Nm） p其中：其中： NcNc表示程序执行期间表示程序执行期间CacheCache完成存取的总次数，完成存取的总次数， NmNm表示程序执行期间主存完成存取的总次数，表示程序执行期间主存完成存取的总次数， h h即为命中率（即为命中率（hit ratehit rate）。）。 1- h1- h叫做缺失率、失效率、不命中率。（叫

40、做缺失率、失效率、不命中率。（miss ratemiss rate） 10.5 Cache 10.5 Cache 存储器存储器 n Cache Cache 基本概念基本概念 3 3、Cache/Cache/主存系统的主存系统的平均访问时间平均访问时间（周期）（周期）tata ta=hta=htc+(1-h)tmtc+(1-h)tm p其中其中 tc tc表示命中时即表示命中时即CacheCache的访问周期；的访问周期； tmtm表示未命中时即主存的访问周期；表示未命中时即主存的访问周期； 1-h1-h表示未命中率。表示未命中率。 10.5 Cache 10.5 Cache 存储器存储器 n

41、Cache Cache 基本概念基本概念 4 4、CacheCache的的访问效率访问效率e e e etc/tatc/tatc/htc/htc tc(1-h)tm(1-h)tm 1/h+(1-h)(tm/tc)1/h+(1-h)(tm/tc) 设设r=tm/tcr=tm/tc表示主存慢于表示主存慢于cachecache的倍率，的倍率， 则有访问效率：则有访问效率： e e1/h+(1-h)r1/h+(1-h)r = 1/r+(1-r)h = 1/r+(1-r)h 10.5 Cache 10.5 Cache 存储器存储器 n Cache Cache 基本概念基本概念 例例 CPUCPU执行一段

42、程序时，执行一段程序时，CacheCache完成存取的次数完成存取的次数19001900次，主存次，主存 完成存取的次数为完成存取的次数为100100次，已知次，已知CacheCache的存取周期为的存取周期为1ns1ns，主存，主存 存取周期为存取周期为6ns6ns，求，求Cache/Cache/主存系统的效率和平均访问时间主存系统的效率和平均访问时间。 解：解： h = Nc/(Nc+Nm) = 1900/(1900+100) = 0.95h = Nc/(Nc+Nm) = 1900/(1900+100) = 0.95 r = tm/tc = 6ns/1ns = 6r = tm/tc = 6

43、ns/1ns = 6 e = 1/r+(1-r)h = 1/6+(1-6)X0.95 = 80.0%e = 1/r+(1-r)h = 1/6+(1-6)X0.95 = 80.0% ta= tc/e = 1ns/0.80 = 1.25nsta= tc/e = 1ns/0.80 = 1.25ns ta= ta= h h* *tc+(1-h)tm = 0.95X1+0.05X6=1.25nstc+(1-h)tm = 0.95X1+0.05X6=1.25ns e = tc/ta = 1/1.25 = e = tc/ta = 1/1.25 = 80.0%80.0% 10.5 Cache 10.5 Cac

44、he 存储器存储器 n 主存与主存与cachecache的地址映射和地址变换的地址映射和地址变换 p主存主存cachecache地址映射地址映射（mappingmapping）：把存放在主存中的程）：把存放在主存中的程 序按某种规则装入序按某种规则装入cachecache中，并依此建立主存地址与中，并依此建立主存地址与cachecache 地址的对应关系地址的对应关系，即，即块表块表。 l 块表块表判断判断CacheCache命中以及实现地址映射的表格，命中以及实现地址映射的表格， 由硬件实现，其字数等于由硬件实现，其字数等于CacheCache的块数。的块数。 p主存主存cachecache

45、地址变换：地址变换：程序运行时，根据地址映射把主存程序运行时，根据地址映射把主存 地址即地址即MARMAR内容变换成内容变换成cachecache地址即地址即CARCAR内容。内容。 10.5 Cache 10.5 Cache 存储器存储器 n 主存与主存与cachecache的地址映射和地址变换的地址映射和地址变换 （1 1）全相联映射及其地址变换）全相联映射及其地址变换 （2 2）直接映射及地址变换）直接映射及地址变换 （3 3）组相联映射及其地址变换）组相联映射及其地址变换 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（1 1）全相联

46、映射及其地址变换）全相联映射及其地址变换 p允许主存中的每一个块可以映射到允许主存中的每一个块可以映射到CacheCache的任何一块位置上的任何一块位置上 块块0 块块1 块块 2047 主存主存 全相联映射全相联映射 块块0 块块1 块块15 CacheCache 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（1 1）全相联映射及其地址变换）全相联映射及其地址变换 p主存地址格式主存地址格式: : p例例: :某机主存容量为某机主存容量为1MB, Cache1MB, Cache容量为容量为8KB8KB，若以字节编址，若以字节编址 ，每，

47、每512B512B为一块为一块, ,则主存有则主存有20482048块块, Cache, Cache有有1616块块. . 主存块号主存块号块内地址块内地址 块号块号 (0块块) 块内存储单元块内存储单元 (0-511)(0-511) 块号块号 (1块块) 块内存储单元块内存储单元 (0-511)(0-511) 块号块号 (2047块块) 块内存储单元块内存储单元 (0-511)(0-511) 0000 0000 000 0 0000 0000 0000 0000 000 1 1111 1111 0000 0000 001 0 0000 0000 0000 0000 001 1 1111 11

48、11 1111 1111 111 0 0000 0000 1111 1111 111 1 1111 1111 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（1 1）全相联映射及其地址变换）全相联映射及其地址变换 pCacheCache地址格式地址格式: : p例例: :某机主存容量为某机主存容量为1MB, Cache1MB, Cache容量为容量为8KB8KB，若以字节编址，若以字节编址 ，每，每512B512B为一块为一块, ,则主存有则主存有20482048块块, Cache, Cache有有1616块块. . Cache块号块号块内地

49、址块内地址 块号块号 (0块块) 块内存储单元块内存储单元 (0-511)(0-511) 块号块号 (1块块) 块内存储单元块内存储单元 (0-511)(0-511) 块号块号 (2047块块) 块内存储单元块内存储单元 (0-511)(0-511) 0 000 0 0000 0000 0 000 1 1111 1111 0 001 0 0000 0000 0 001 1 1111 1111 1 111 0 0000 0000 1 111 1 1111 1111 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（1 1）全相联映射及其地址变换）

50、全相联映射及其地址变换 主存块号主存块号B(B(标志字段标志字段) )块内地址块内地址WW CacheCache块号块号b b块内地址块内地址ww 主存块号主存块号B BCacheCache块号块号b b B Bb b 比较比较 命中命中 MARMAR CARCAR 全相联映射的地址变换全相联映射的地址变换 不命中则不命中则 访问主存访问主存 目录表（目录表（CbCb个字）个字） 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（1 1）全相联映射及其地址变换）全相联映射及其地址变换 n 优缺点优缺点 (1) (1) 优点：块冲突概率最低，只有

51、当优点：块冲突概率最低，只有当CacheCache中全部装满后，才中全部装满后，才 有可能出现块冲突，块分配灵活；有可能出现块冲突，块分配灵活； (2) (2) 缺点：代价较高（缺点：代价较高（CAMCAM），相联比较的时间较长，影响），相联比较的时间较长，影响 cachecache的速度。的速度。 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（2 2）直接映射及其地址变换）直接映射及其地址变换 p首先将主存按首先将主存按cachecache的大小分区，然后各个区仍与的大小分区，然后各个区仍与cachecache一一 样分成块：各区内的块数

52、、块长均同样分成块：各区内的块数、块长均同cachecache。 p映射的规则是：主存各区中相同序号的块只能映射到映射的规则是：主存各区中相同序号的块只能映射到cachecache 中相应序号的块中。中相应序号的块中。 pMARMAR内容即主存地址形式为：内容即主存地址形式为： 区号区号E+E+块号块号B+B+块内地址块内地址WW pCARCAR内容即内容即cachecache地址仍是：块号地址仍是：块号b+b+块内地址块内地址ww p映射图如下：映射图如下： 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（2 2）直接映射及其地址变换）直接

53、映射及其地址变换 p主存地址格式主存地址格式: : pCacheCache地址格式地址格式: : 00块块 01块块 10块块 11块块 000块块 001块块 010块块 011块块 100块块 101块块 110块块 111块块 主存主存 cache 0区区 1区区 CacheCache块号块号 区号区号 块内地址块内地址 块内地址块内地址 区内块号区内块号 CacheCache块号块号 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（2 2）直接映射及其地址变换）直接映射及其地址变换 块号块号B B块内地址块内地址WW区号区号E E M

54、ARMAR 块号块号b b 块内地址块内地址wwCARCAR 1/w1/w 选择信号选择信号 送送CPUCPU 比较比较 相等相等 不等不等 访问主存访问主存 区号区号E E数据数据D0D0 数据数据D1D1数据数据Dn-1Dn-1 E ED0D0D1D1Dn-1Dn-1 cachecache 多路选择器（多路选择器（ww中选中选1 1） 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（2 2）直接映射及其地址变换）直接映射及其地址变换 n 优缺点优缺点 (1) (1) 优点：硬件实现简单，成本低，访问速度较快。优点：硬件实现简单，成本低，访

55、问速度较快。 (2) (2) 缺点：缺点：CacheCache的空间利用率低的空间利用率低, ,块冲突较多块冲突较多, ,命中率也低。命中率也低。 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（3 3）组相联映射及其地址变换）组相联映射及其地址变换 p主存先按主存先按cachecache大小分成若干个区；主存与大小分成若干个区；主存与cachecache的各区内的各区内 再分成大小相等的组；各组再分成大小相等的块。再分成大小相等的组；各组再分成大小相等的块。 p组间采用直接映射：主存不同区中同序号的组只能映射到组间采用直接映射：主存不同区中

56、同序号的组只能映射到 cachecache中同序号的组。中同序号的组。 p组内各块采用全相联映射：一个组内各个块可映射到组内各块采用全相联映射：一个组内各个块可映射到cachecache 中对应组中的任一块的位置。中对应组中的任一块的位置。 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（3 3）组相联映射及其地址变换）组相联映射及其地址变换 p主存地址形式：区号主存地址形式：区号E+E+组号组号G+G+组内块号组内块号B+B+块内地址块内地址WW pcachecache地址形式：组号地址形式：组号g+g+组内块号组内块号b+b+块内地址块内

57、地址ww 000块块 001块块 010块块 011块块 100块块 101块块 110块块 111块块 主存主存 第第 0 组组 第第 1 组组 第第 0 组组 第第 1 组组 第第 0 区区 第第 1 区区 00块块 01块块 10块块 11块块 第第 0 组组 第第 1 组组 cache 10.5 Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换（3 3）组相联映射及其地址变换）组相联映射及其地址变换 CARCAR 区号区号E E组号组号G G组内块号组内块号B B块内地址块内地址W WMARMAR 组号组号g g组内块号组内块号b b块内地址块内

58、地址w w 比较比较 不命中不命中 访问主存访问主存命中命中 访问访问Cache 区号区号E E 主存组内块号主存组内块号B BCacheCache组内块号组内块号b b 块表块表 注意注意: :在在组组 相联映射相联映射 中中, ,判断高判断高 速缓存命速缓存命 中的标志中的标志 是区号和是区号和 块号块号. . 块表：每组一个，行数等于组内分块时块块表：每组一个，行数等于组内分块时块 的个数。每行记录了主存某块送入的个数。每行记录了主存某块送入cachecache时时 原在主存的区号、组内块号及放入原在主存的区号、组内块号及放入cachecache中中 的组内块号。的组内块号。 10.5

59、Cache 10.5 Cache 存储器存储器 n cachecache地址变换地址变换 例题：例题：某机主存容量为某机主存容量为1MB1MB，CacheCache容量为容量为8KB8KB，每块，每块 512B512B，如果采用直接映射，请回答，如果采用直接映射，请回答: : (1) (1) 分别写出主存地址格式和分别写出主存地址格式和CacheCache地址格式地址格式; ; (2) (2) 画出直接映射及地址变换图画出直接映射及地址变换图; ; (3)(3)主存地址为主存地址为0022AH0022AH的单元在的单元在CacheCache中什么位置中什么位置? ? 10.5 Cache 10

60、.5 Cache 存储器存储器 n cachecache地址变换地址变换 例题：例题：某机主存容量为某机主存容量为1MB1MB，CacheCache容量为容量为8KB8KB，每块，每块 512B512B，如果采用直接映射，请回答，如果采用直接映射，请回答: : (1) (1) 分别写出主存地址格式和分别写出主存地址格式和CacheCache地址格式地址格式; ; 解：解： 主存地址格式：主存地址格式： CacheCache地址格式：地址格式： 块内地址块内地址(9位位) 区内块号区内块号(4 位位) 区号区号(7 位位) 块内地址块内地址(9位位)区内块号区内块号(4位位) 10.5 Cach