计算机硬件技术基础4

1、第一章 微型计算机系统概论 第二章 微处理器和指令系统 第三章 汇编语言程序设计 第四章 存储器 第五章 I/O接口与总线 第六章 中断与中断控制 第七章 定时器/计数器电路 第四章 存储器 第三章 汇编语言程序设计 3.1 3.1 汇编语言概述汇编语言概述 3.2 3.2 汇编语言程序结构与语句格式汇编语言程序结构与语句格式 3.3 3.3 伪指令语句伪指令语句 3.4 3.4 汇编语言程序设计基础汇编语言程序设计基础 3.5 3.5 模块化程序设计技术模块化程序设计技术 计算机硬件技术基础 第四章 存储器 本章七个要点： 现代高档微机系统的存储器体系结构 半导体存储器的分类与选用原则 存储

2、器芯片与CPU的接口特性 内存储器系统的构成原理 高速缓存器（Cache)基本原理 虚拟存储器管理机制 AT技术标准的内存配置及结构 存储器存储器 存储方式存储方式 存储单元存储单元8位二进制位二进制字节字节编号编号地址地址 一、 现代高档微机系统的存储器体系结构 1、分级存储器结构 2、虚拟存储器结构 二、 半导体存储器的分类与选用原则 1、分类及特点 2、选用原则 ROM与RAM的选用 ROM类型的选用 RAM类型的选用 芯片型号的选用 掩模ROM PROM EPROM E PROM Flash ROM 2 （4个层面） SRAM DRAM 内存条 Flash ROM特点：特点： 兼具兼具

3、EEPROMEEPROM、SRAMSRAM和和DRAMDRAM的优点的优点 Flash ROM应用：应用： 主板、显卡主板、显卡BIOS 移动存储器移动存储器 MP3播放器播放器 数码相机、摄像机存储卡数码相机、摄像机存储卡 嵌入式、便携式系统电子盘嵌入式、便携式系统电子盘 典型典型Flash ROM芯片：芯片： SST28EF020（256KB) Intel28F032SA（4MB） 速度高、密度大；速度高、密度大； 非易失（掉电时信息不丢失）；非易失（掉电时信息不丢失）； 内含命令、状态寄存器，可在系统编程；内含命令、状态寄存器，可在系统编程； 可整片可整片/ /按扇区按扇区/ /按页面按

4、页面/ /按字节擦写；按字节擦写； 有数据保护、保密能力。有数据保护、保密能力。 三、 存储器芯片与CPU的接口特性 1、各种芯片的共性 2、DRAM的特殊性 设计/扩展存储器系统的基础 动态刷新 地址线二路复用 DRAM存储条及其接口特性 1. 各种存储器芯片的接口共性 4类接口 信号线 （电源 线除外） 数据线 地址线 片选线 读/写控制线 直连 直连 地址 译码器 DB 低位 高位 AB 匹配 直连 等待产生电路等待产生电路 CB相应线 CPU 不匹配不匹配 关键：高低位 AB如何划分 根据译码方式的不同，可有三种常用片选控制方法： 1、线选法 2、全译码法 3、局部译码法 1.1.线选

5、法线选法 除将低位地址线直接接片内地址外，把余下除将低位地址线直接接片内地址外，把余下 的高位地址线分别作为各个存储器芯片内片的高位地址线分别作为各个存储器芯片内片 选控制信号。选控制信号。 注意：片选地址线每次寻址时只能有一位有效，不注意：片选地址线每次寻址时只能有一位有效，不 允许同时有多位有效。允许同时有多位有效。 A10A10A0A0 2KB2KB (1)(1) 2KB2KB (2)(2) 2KB2KB (3)(3) 2KB2KB (4)(4) 2KB2KB (5)(5) CSCSCSCSCSCS CSCSCSCS A11A11 A12A12 A13A13 A14A14 A15A15

6、常用片选常用片选 控制方法：控制方法： 线选法线选法 局部译码法局部译码法 全译码法全译码法 常用片选常用片选 控制方法：控制方法： 线选法线选法 局部译码法局部译码法 全译码法全译码法 2.2.局部译码法局部译码法 对高位地址总线中的一部分对高位地址总线中的一部分( (而不是全部而不是全部) ) 进行译码，以产生各存储器芯片的片选控进行译码，以产生各存储器芯片的片选控 制信号。制信号。 A11A11A0A0 2KB2KB (1)(1) 2KB2KB (2)(2) 2KB2KB (8)(8) CSCS CSCSCSCS Y0Y0 Y1Y1 Y7Y7 译译 码码 器器 A15A15A12A12

7、中任三根中任三根 当采用线选法地址线不够用，而又不需要全部存当采用线选法地址线不够用，而又不需要全部存 储空间的寻址能力时，可采用这种方法。储空间的寻址能力时，可采用这种方法。 常用片选常用片选 控制方法：控制方法： 线选法线选法 局部译码法局部译码法 全译码法全译码法 4KB4KB (1)(1) A11A11A0A0 A15A15A12A12 译译 码码 器器 4KB4KB (2)(2) 4KB4KB (16)(16) CSCSCSCSCSCS Y0Y0 Y1Y1 Y15Y15 3.3.全译码法全译码法 对高位地址总线全部译码，译码输出作为各对高位地址总线全部译码，译码输出作为各 芯片的片选

8、信号。芯片的片选信号。 线选法和局都译码法虽电路简单，但都线选法和局都译码法虽电路简单，但都 存在地址重叠和地址不连续问题，使寻址空存在地址重叠和地址不连续问题，使寻址空 间利用率降低，所以一般多采用全译码法。间利用率降低，所以一般多采用全译码法。 back DRAM存储条： SIMM 30脚内存条8（1）位 SIMM 72脚DRAM(或)EDO内存条32（4）位 DIMM 168脚SDRAM内存条64（8）位 DDR/DDR2 184脚SDRAM内存条DIMM速率的2/4倍 RDRAM(RAMBUS DRAM) 184脚内存条 各类内存条接口特性及安装规则： 2. DRAM存储条及其接口特性

9、存储条及其接口特性 四、 内存储器系统的构成原理 三项任务 用M芯片构成M系统 确定结构 单体？多体？ 选择芯片 设计接口 关键 对8位机，单体 对32位机，4体 对16位机，双体 A0A23 BHE 80286 D0D15 地址 锁存器 80286存储器结构 A1A23 A0 BHE 地址总线 D0D7 D8D15数据总线 偶数存储体 奇数存储体 A2A31 BHE 80386 /80486 BE0 BE3 D0D31 地址 锁存器 386/486存储器结构 存 储 体 0 存 储 体 1 存 储 体 2 存 储 体 3 数据收/ 发驱动器 A2A31 BE0 BE1 BE2 BE3 D0D

10、7D16D23 D24 D31 D8D15 D0D31 归结为（8位）单体存储器的设计： 芯片选择芯片选择 接口设计接口设计 位、字扩展位、字扩展 通过位扩展，满足（8位）字长要求 通过字扩展，满足字数（地址单元数）要求 重点是在地址分配基础上的地址译码重点是在地址分配基础上的地址译码 与地址总线的连接与地址总线的连接/转换转换 与控制总线的连接/转换 与数据总线的连接/转换 地址分配与地址译码、设置一般方法：地址分配与地址译码、设置一般方法： （1）根据实际存储器容量要求，在系统存储空间 中分配（确定）存储地址范围； （2）根据选定的存储芯片，画出地址分配图/表； （3）选择译码器件； （4

11、）根据地址分配图/表和译码器件，画出相应 地址位图，以此确定选片和选片内单元的地址线； （5） 画出片选译码电路。 （举例说明）（举例说明） 【例1】为某为某8 8位微机位微机( (地址总线为地址总线为1616位位) )设计一个设计一个12KB12KB 容量的存储器，要求容量的存储器，要求EPROMEPROM区为区为8KB8KB，从，从0000H0000H开始，采用开始，采用 27162716芯片；芯片；RAMRAM区为区为4KB4KB，从，从2000H2000H开始，采用开始，采用21142114芯片。芯片。 解：解：存储器容量、存储空间的位置及存储芯片均给定，存储器容量、存储空间的位置及存

12、储芯片均给定， 故设计工作从上述步骤（故设计工作从上述步骤（2 2）开始。）开始。 1.1.根据要求列出存储器地址分配表根据要求列出存储器地址分配表( (也可画出存储单元地址也可画出存储单元地址 分配图分配图) )： 方案一：方案一：ROMROM、RAMRAM分别译码方式分别译码方式 选用选用74LS13974LS139中的两个中的两个2-42-4线译码器对线译码器对ROMROM和和 RAMRAM分别进行选片译码，则据地址分配表可画出分别进行选片译码，则据地址分配表可画出 ROMROM、RAMRAM两个地址位图。两个地址位图。 两种方案两种方案 一次（分别）译码方案一次（分别）译码方案 二次（

13、统一）译码方案二次（统一）译码方案 外译码外译码( (选片选片) ) 译码译码 允许允许 译码译码 输入输入 内译码内译码( (选单元选单元) ) A15A15A14A14 A13A13A12A12A11A11A10A10A9A9 A8A8 A7A7 A6A6 A5A5 A4A4 A3A3 A2A2 A1A1 A0A0 0 00 00 0 0 00 00 0 0 00 00 0 0 00 00 0 0 00 0 0 01 1 1 10 0 1 11 1 ROM(1)ROM(1) ROM(2)ROM(2) ROM(3)ROM(3) ROM(4)ROM(4) ( (全全0 0到全到全1)1) 00

14、00000007FF07FF 080008000FFF0FFF 1000100017FF17FF 180018001FFF1FFF (a) ROM(a) ROM地址位图地址位图 (b) RAM(b) RAM地址位图地址位图 外译码外译码( (选片选片) ) 译码允许译码允许 译码译码 输入输入 内译码内译码( (选单元选单元) ) A15A15 A14A14A13A13 A12A12A11A11A10A10A9A9 A8A8 A7A7 A6A6 A5A5 A4A4 A3A3 A2A2 A1A1 A0A0 0 00 01 10 0 RAM(1)RAM(1) RAM(2)RAM(2) RAM(3)

15、RAM(3) RAM(4)RAM(4) ( (全全0 0到全到全1)1) 2000200023FF23FF 2400240027FF27FF 280028002BFF2BFF 2C002C002FFF2FFF 0 00 01 10 0 0 00 01 10 0 0 00 01 10 0 0 00 0 0 01 1 1 10 0 1 11 1 q ROM ROM区和区和RAMRAM区的区的“片片”地址不同，造成了地址不同，造成了 地址位图上用于芯片内部译码和外部译地址位图上用于芯片内部译码和外部译 码的地址线数目不同；码的地址线数目不同； q ROM ROM和和RAMRAM在地址空间的位置不同，

16、作为在地址空间的位置不同，作为 外部译码的译码输入线和译码允许地址外部译码的译码输入线和译码允许地址 线的逻辑值也不同。线的逻辑值也不同。 注意：注意： 根据地址位图，可画出产生存储器片选信号的译码电路：根据地址位图，可画出产生存储器片选信号的译码电路： 方案一的片选译码电路方案一的片选译码电路 A15A15 A14A14 A13A13 A12A12 A11A11 A10A10 MREQMREQ & & & & E E A A B B E E A A B B 0 0 1 1 2 2 3 3 0 0 1 1 2 2 3 3 0000000007FF07FF 080008000FFF0FFF 10

17、00100017FF17FF 180018001FFF1FFF 2000200023FF23FF 2400240027FF27FF 280028002BFF2BFF 2C002C002FFF2FFF 去去4 4片片 ROM2716ROM2716 芯片芯片CSCS 去去4 4片片 RAM2114RAM2114 芯片芯片CSCS 74LS74LS 139139 1 方案二：二次译码方式方案二：二次译码方式 先以先以2K2K个地址为单位进行个地址为单位进行“一次一次 译码译码”，得到一些片地址为，得到一些片地址为2K2K的片选的片选 信号；信号； 再利用其中的某一条或某几条译再利用其中的某一条或某几

18、条译 码输出线，与一条地址线进行码输出线，与一条地址线进行“二次二次 译码译码”，得到片地址为，得到片地址为1K1K的片选信号。的片选信号。 外译码外译码内译码内译码 译码译码 允许允许 译码输译码输 入入 A15A15 A14A14A13A13 A12A12 A11A11 A10A10 A9A9 A8A8 A7A7 A6A6A5A5A4A4 A3A3 A2A2 A1A1 A0A0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 00 0 1 10 00 0 0 00 01 1 1 10 01 1 0 01 10 0 1 11 10 0 0 00 0 0 00 0 00000

19、00007FF07FF Y0Y0 Y1Y1 Y2Y2 Y3Y3 080008000FFF0FFF 1000100017FF17FF 180018001FFF1FFF 2000200023FF23FF 2400240027FF27FF 280028002BFF2BFF 2C002C002FFF2FFF 2000200027FF27FF 280028002FFF2FFF Y4Y4 Y5Y5 二次译码二次译码内译码内译码 0 0 1 1 0 0 1 1 方案二的地址位图方案二的地址位图 ROMROM 区区 RAMRAM 区区 A11A11 A12A12 A13A13 A14A14 A15A15 A1

20、0A10 MREQMREQ A A B B C C E1E1 E2E2 E3E3 Y0Y0 Y1Y1 Y2Y2 Y3Y3 Y4Y4 Y5Y5 Y6Y6 Y7Y7 74LS74LS 138138 0000000007FF07FF 080008000FFF0FFF 1000100017FF17FF 180018001FFF1FFF 2000200027FF27FF 280028002FFF2FFF & & & & & & & & 2000200023FF23FF 2400240027FF27FF 280028002BFF2BFF 2C002C002FFF2FFF 去去4 4片片 ROMROM CS

21、CS 去去4 4片片 RAMRAM CSCS 方案二的片选译码电路方案二的片选译码电路 MREQMREQ AB0AB01515 A10A10 A11A11 A12A12 A13A13 A14A14 A15A15 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 A A B B C C E1E1 E2E2 E3E3 74LS13874LS138 DB0DB07 7 & & & & & & & & MEMWMEMW 27162716 CSCS A0A0A10A10 27162716 CSCS A0A0A10A10 27162716 CSCS A0A0A10A10 27162716 C

22、SCS A0A0A10A10 D0D03 3 A0A0A9A9 21142114 WEWE CS CS A0A0A9A9 21142114 WEWE CS CS A0A0A9A9 21142114 WEWE CSCS A0A0A9A9 21142114 WEWE CSCS D4D47 7 A0A0A9A9 21142114 WEWE CSCS A0A0A9A9 21142114 WEWE CS CS A0A0A9A9 21142114 WEWE CSCS A0A0A9A9 21142114 WEWE CSCS 方案二：方案二： 实际上，也不一定要按前述实际上，也不一定要按前述 一般方法按部就班

23、地设计，而可一般方法按部就班地设计，而可 以边分析，边设计、画图。以边分析，边设计、画图。 （举例）（举例） 【例例2】试用8K4位存储芯片设计一个48KB容量 的 8位单体存储器。设地址总线为A19A0 ,存储 器起始地址为90000H。 解解：（：（1）位扩展）位扩展确定芯片数/组，满足字长要求； （组内各芯片CS端并联，数据线分联） （2）字扩展）字扩展确定组数，满足容量要求； （各组CS端分联，对应数据端并联） （3）选择译码芯片，进行地址译码设置）选择译码芯片，进行地址译码设置 满足地址范围要求； （4）直接画出接口连接图。）直接画出接口连接图。 【例【例2】设计结果图：】设计结果图

24、： CSCS （1111） 8k8kx x4 4位位 CSCS （1212） 8k8kx x4 4位位 CSCS （2 2） 8k8kx x4 4位位 CSCS （1 1） 8k8kx x4 4位位 74LS13874LS138 A A18 18 A A17 17 A A16 16 A A15 15 A A14 14 A A13 13 A A19 19 MRMR MWMW D D7 7 D D0 0 A A12 12 A A0 0 | | D D7 7 D D4 4 D D3 3 D D0 0 D D3 3 D D0 0D D7 7 D D4 4 Y Y7 7 Y Y1 1 Y Y0 0 .

25、. . . . . . . . . . . Y Y2 2 Y Y5 5 G G1 1 C C B B A A G G2A 2A G G2B 2B . . . . . . & 存储器扩充寻址存储器扩充寻址 当实际存储容量要求超过微处理器的地址线所当实际存储容量要求超过微处理器的地址线所 能提供的最大寻址范围时，或者几个微处理器需要能提供的最大寻址范围时，或者几个微处理器需要 共享某一存储区域时，常采用扩充寻址法。共享某一存储区域时，常采用扩充寻址法。 常见的扩充寻址法有：常见的扩充寻址法有： 多存储器模块扩充寻址多存储器模块扩充寻址 存储器地址变换及管理单元存储器地址变换及管理单元(MMU)(M

26、MU)扩充寻址扩充寻址 1.1.多存储器模块扩充寻址多存储器模块扩充寻址 基本思想基本思想( (以具有以具有1616根地址线的根地址线的8 8位微机系统为例位微机系统为例) )： 将存储器划分为若干个将存储器划分为若干个64K(264K(216 16 ) )地址容量的存储地址容量的存储 模块；模块； 每个存储模块内部的寻址信号仍由每个存储模块内部的寻址信号仍由1616位地址总线位地址总线 控制而每个存储模块的选择，则由块选控制逻辑控制而每个存储模块的选择，则由块选控制逻辑 提供的块选控制信号决定。提供的块选控制信号决定。 访问某个存储单元时，必须经过两次地址译码：访问某个存储单元时，必须经过两

27、次地址译码： 一次译码送出一个块选控制信号，选中该存储单一次译码送出一个块选控制信号，选中该存储单 元所在的存储模块；二次译码选中该模块的存储元所在的存储模块；二次译码选中该模块的存储 单元，进行读写操作。单元，进行读写操作。 8 8位位 CPUCPU 1616 161616161616 8 8 或或1616 ABAB I/OI/O指令指令 块选控块选控 制逻辑制逻辑 存储存储 模块模块 0 0 存储存储 模块模块 1 1 存储存储 模块模块 7 7 0 00 0 1 1 7 77 7 1 1 8 88 88 88 8IOWIOWDBDB MR/WMR/WMR/WMR/W MR/WMR/W C

28、BCB 8 8 原理框图：原理框图： RESETRESET DB0DB07 7 AB0AB07 7 IOWIOW I/OI/O口口 地址译地址译 码码 portport D0D0 D7D7 CPCP R RQ0Q0 Q1Q1 Q7Q7 数数 据据 锁锁 存存 器器 0 0 1 1 7 7 选选 体体 信信 号号 如如74LS27374LS273 块选控制逻辑实际上就是一个块选控制逻辑实际上就是一个I/OI/O数据锁存器，其数据锁存器，其 位数等于存储模块个数，位数等于存储模块个数，CPUCPU通过向其端口写入选择某通过向其端口写入选择某 一存储器模块的控制字来选中所要访问的模块，同时禁一存储器

29、模块的控制字来选中所要访问的模块，同时禁 止其余模块被访问。止其余模块被访问。 块选控制逻辑：块选控制逻辑： 2.2.利用存储器地址变换及管理单元利用存储器地址变换及管理单元(MMU)(MMU)扩充寻址扩充寻址 q 基本思想：基本思想： 利用利用MMUMMU将来自将来自CPUCPU的的m m位地址变换成位地址变换成n n位位 (nm)(nm)地址。前者地址。前者m m位地址称为逻辑地址，后位地址称为逻辑地址，后 者者n n位地址称为物理地址。逻辑地址到物理位地址称为物理地址。逻辑地址到物理 地址的变换通过地址的变换通过MMUMMU中的映象控制完成。中的映象控制完成。 q原理框图：原理框图： C

30、PUCPU 存储器逻辑存储器逻辑 ABAB MMUMMU映映 像像 m m 位位 n n 位位 存储器物理存储器物理 ABAB DBDB CBCB 物理存物理存 储器储器 I/OI/O总线总线 用用MMUMMU扩充寻址的原理扩充寻址的原理 假设假设m=16m=16，n=18n=18，则地址变换过程如图：，则地址变换过程如图： A15A15A12A12A11A11A0A0 Y YY YY Y Y YX X X X X X X X X X X X X X X X X X X X X X X X 映象表映象表 逻辑地址逻辑地址,16,16个个4K4K字节字节 物理地址物理地址,64,64个个4K4K

31、字节字节 0 0 1 1 2 2 1414 1515 Y YY YY Y Y YZ Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z ZX X X X X X X X X X X X X X X X X X X X X X X X A17A17A12A12A11A11 A0A0 0 00 00 0 0 0 0 00 00 0 1 1 0 00 01 1 0 0 1 11 11 1 0 0 1 11 11 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0

32、 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 由例可见，由例可见，地址变换的方法一般是：地址变换的方法一般是： 将逻辑地址的低位直接送入存储器作为物将逻辑地址的低位直接送入存储器作为物 理地址的低位，而高位作为映象表的输入；经理地址的低位，而高位作为映象表的输入；经 过映象变换后，将扩充后的地址位输出用作物过映象变换后，将扩充后的地址位输出用作物 理地址的高位。理地址的高位。 低位、高位的划分则要根据具体要求而定低位、高位的划分则要根据具体要求而定。 五五. 高速缓存器（高速缓存器（Cache)Cache)基本原理基本原理 CPUCPU 段段

33、( (页页) ) 地址地址 地址地址 索引索引 机构机构 命中命中 高位地址高位地址 低位地址低位地址 地址总线地址总线 数据总线数据总线 置换置换 控制器控制器 高速缓冲高速缓冲 存储器存储器 内存内存 CacheCache工作原理动画演示工作原理动画演示 Cache 与内存映象方式与内存映象方式 1.1.全关联方式全关联方式 CacheCache和内存均分为若干个字节数相同的页，内存和内存均分为若干个字节数相同的页，内存 中的任一页都可被调入中的任一页都可被调入CacheCache的任一页中，所调入的任一页中，所调入 页的页号需全部存入地址索引机构中。页的页号需全部存入地址索引机构中。 2

34、.2.直接映射方式直接映射方式 CacheCache中全部单元固定地划分成页，主存则划分成段，中全部单元固定地划分成页，主存则划分成段， 段再划分为与段再划分为与CacheCache数量和大小相同的页，数量和大小相同的页，CacheCache中的中的 各页只接收主存中相同页号的内容。各页只接收主存中相同页号的内容。 3.3.分组关联方式分组关联方式 这是前两种方式的折衷：这是前两种方式的折衷：CacheCache和内存都分成对应和内存都分成对应 的若干组；然后，组内直接映射，组间全关联映射。的若干组；然后，组内直接映射，组间全关联映射。 允许不同段中相同页号的内容同时存放在允许不同段中相同页号

35、的内容同时存放在CacheCache中。中。 保持保持Cache副本和内存原本一致的方法：副本和内存原本一致的方法： 1.1.通写法通写法-对对CacheCache写入数据时，同时也将它写入内写入数据时，同时也将它写入内 存，使内存中始终保持最新数据。存，使内存中始终保持最新数据。 这种方法的优点是这种方法的优点是CacheCache中任意页的内容都可被随中任意页的内容都可被随 时覆盖，不会造成数据丢失；缺点是增加了写内存的等时覆盖，不会造成数据丢失；缺点是增加了写内存的等 待时间，降低了系统性能。待时间，降低了系统性能。 2.2.回写法回写法-Cache-Cache中任一页数据，只要在它存在

36、期间中任一页数据，只要在它存在期间 发生过对它的写操作，在该页被覆盖前必须将其发生过对它的写操作，在该页被覆盖前必须将其 内容写回到对应的内存位置中去：如没有被改写，内容写回到对应的内存位置中去：如没有被改写， 无需回写，可直接淘汰。无需回写，可直接淘汰。 这种方法速度比通写法快，但结构要复杂得多。这种方法速度比通写法快，但结构要复杂得多。 六、 虚拟存储器管理机制 1、段页式管理思想 2、虚拟地址向物理地址的转换 1、段页式管理思想 8048680486存储器分段分页机制示意图存储器分段分页机制示意图 段选择符段选择符：偏移量偏移量 虚拟地址虚拟地址 15150 031310 0 分段机制分

37、段机制 线性地址线性地址 分页机制分页机制 31310 031310 0 物理地址物理地址 0 0 1 1 CR0CR0的的PGPG位位 1,1,分页分页 0,0,不分页不分页 虚拟地址空间是二维的，而线性地址空间和物理地虚拟地址空间是二维的，而线性地址空间和物理地 址空间都是一维的。址空间都是一维的。 分段分段是虚拟存储器管理机制的基础。是虚拟存储器管理机制的基础。 每个段均由三个参数定义：每个段均由三个参数定义： 段基地址段基地址-线性空间中段的开始地址线性空间中段的开始地址 段的界限段的界限-段内可以使用的最大偏移量段内可以使用的最大偏移量 段属性段属性-如可读出或写入段的特权级筹如可读

38、出或写入段的特权级筹 以上三个参数均存储在段的描述符中。以上三个参数均存储在段的描述符中。 分页分页是存储器管理机制的第二部分，它是存储器管理机制的第二部分，它 把线性地址空间中的任何一页映射到物理空把线性地址空间中的任何一页映射到物理空 间的一页。间的一页。 8048680486的虚拟地址向物理地址的转换的虚拟地址向物理地址的转换 全局或局部段描述符表全局或局部段描述符表 段选择符段选择符TIRPL段内偏移量段内偏移量 13 64位位 段描述符段描述符 基址基址 32位位 段基址段基址 + （逻辑地址）（逻辑地址） 线性地址线性地址页目录索引 页目录索引 页表项索引页表项索引 页内偏移量页内

39、偏移量 页目录表页目录表 页目录项页目录项 全局或局部描全局或局部描 述符表寄存器述符表寄存器 10 CR3 32位位210 =4KB 页表页表 页表项页表项 10 32位位210 =4KB 物理地址物理地址 2 2 级级 页页 表表 机机 构构 31 12 1211 0 20 3122 2112 110 共共214232=246=64TB 32位位 1532 10310 : 页部件中的页部件中的TLBTLB结构及原理示意图结构及原理示意图 0111231 0 1 30 31 比较比较 线性地址线性地址 线性地址位线性地址位31 12页物理地址位页物理地址位31 12 TLB 标记页表数据 七

40、七. AT. AT技术标准的内存配置及结构技术标准的内存配置及结构 主存储器主存储器 （640KB)640KB) 内内 存存 保留区保留区 （384KB384KB） 扩展扩展 （扩充）（扩充） 存储器存储器 XMSXMS （EMSEMS） 0 007FFFF07FFFF 08000008000009FFFF09FFFF 0A00000A00000BFFFF0BFFFF 0C00000C00000DFFFF0DFFFF 0E00000E00000EFFFF0EFFFF 0F00000F00000FFFFF0FFFFF 10000010000010FFFF10FFFF 110000110000F5

41、FFFFF5FFFF F60000F60000FDFFFFFDFFFF FE0000FE0000FEFFFFFEFFFF FF0000FF0000FFFFFFFFFFFF 0100000001000000 FFFFFFFFFFFFFFFF 系统板上系统板上512KB512KB系统存储器系统存储器 系统板上系统板上128KB I/O128KB I/O通道基本通道基本RAMRAM 128KB128KB视频显示视频显示RAMRAM 128KB I/O128KB I/O扩展扩展ROMROM 系统板上保留的系统板上保留的64KB,64KB,作为作为FE0000FE0000FEFFFFFEFFFF的副本的

42、副本 64KB64KB系统板系统板ROM(BIOSROM(BIOS等等),),其副本在其副本在FFOOOOFFOOOOFFFFFFFFFFFF 这这64KB64KB叫高位内存区叫高位内存区HMAHMA 14.32MB I/O14.32MB I/O通道扩充用存储器通道扩充用存储器, ,不用于系统板不用于系统板 512KB I/O512KB I/O通道扩充用存储器通道扩充用存储器, ,不用于系统板不用于系统板 系统板上保留的系统板上保留的64KB,64KB,其副本在其副本在0E00000E0000OEFFFFOEFFFF 系统板上系统板上64KB ROM(BIOS64KB ROM(BIOS等等),

43、),以以0F00000F0000 0FFFFF0FFFFF为副本为副本 （DOS环境下的内存结构）环境下的内存结构） 配置名称配置名称地址范围（地址范围（H）配配 置置 说说 明明 DOS环境下的内存管理机制：环境下的内存管理机制： 主存和内存保留区（统称为系统存储器） 由DOS管理； UMBs、HMA和EMB要在DOS5.0以上OS 支持下，通过EMM软件的专门驱动程序向 XMS”要”来。 XMS标准定义了三个特定区域：标准定义了三个特定区域： UMBs上位存储块，内存保留区中空闲部分 HMA高位存储区，10241088KB区间 EMB扩展存储区，1088KB以上地址空间 （只能在保护方式下

44、用） 实地址方式 可用 49 【例题【例题3】现有现有RAM芯片的容量为芯片的容量为4K4位，位， 该芯片有数据线、地址线、片选信号线该芯片有数据线、地址线、片选信号线CS和读和读 写控制线写控制线WR；存储器系统的地址空间如图所；存储器系统的地址空间如图所 示。示。 （1）该）该RAM有几根地址线？几根数据线？有几根地址线？几根数据线？ （2）这种）这种RAM芯片搭成图中所示的地址空芯片搭成图中所示的地址空 间，需几块这样的芯片？共分几个芯片组？间，需几块这样的芯片？共分几个芯片组？ （3）设系统地址线为）设系统地址线为20根，数据线为根，数据线为8根，根， 请将这些芯片按图所示的地址空间进

45、行请将这些芯片按图所示的地址空间进行RAM 扩展，画出其扩展连线图。扩展，画出其扩展连线图。 （4）请用三八线译码器）请用三八线译码器74LS138按图中所按图中所 示的地址空间对这些芯片译码。示的地址空间对这些芯片译码。 0000H 2000H 6000H 7000H 【讨论题3】下图为8086存储器的部分接口连线图， 试分析写出： （1）存储体M1的寻址范围； （2）存储体M0的寻址范围； （3）存储器的总容量。 CS A15A0 M1 D7D0 CS A15A0 M0 D7D0 1 1 & A16A1 BHE A0 M/IO A17 A18 A19 D15D8 D7D0 1 16 16 16 8 8 解：解：1） 分别确定ROM和RAM的芯片组数与每组 芯片数： ROM2组，1片/组 RAM3组，2片/组 2）选择译码方案和译码芯片，进行地址译码设置 可ROM、RAM用一个译码芯片一起译码， 也 可两者用两个译码芯片分别译码。 （设用一个74139一起译码，边分析，边设计画图） 53 注意注意 & & A1