第二章 基于8086的微型计算机组成(第二节存储器)

1、第二节 内部存储器 2.2.1 存储器概述 2.2.2 随机存储器（RAM） 2.2.3 只读存储器（ROM） 2.2.4 存储器连接与扩展 2.2.5 80868086与存储器连接与存储器连接 2.2.6 微机内存储器的组织 2.2.1 存储器概述存储器概述 存放待加工的原始数据和中间计算结果以及系统或存放待加工的原始数据和中间计算结果以及系统或 用户程序等用户程序等。 半导体存储器 （Memory） 随机存取存储器 （RAM） 只读存储器 （ROM） 静态RAM（SRAM） 常用于Cache 动态RAM（DRAM）常用于内存条 掩膜ROM 可编程ROM（PROM） 紫外线可擦除的PROM（

2、EPROM） 电可擦除的PROM（EEPROM） 快擦写存储器（Flash Memory） 4. 半导体存储器的分类半导体存储器的分类 u 从应用角度可分为两大类： u RAM具有易失性，可读，可写，常用于存放数据、中间结果等。具有易失性，可读，可写，常用于存放数据、中间结果等。 u ROM在程序执行时只能读不能写。常用于存放程序或不易变的数据。在程序执行时只能读不能写。常用于存放程序或不易变的数据。 u 掩膜掩膜ROM不可改写。不可改写。 u 可编程可编程PROM、EPROM、E2PROM及及FLASH在在 一定条件下可改写一定条件下可改写。 2. 最大存取时间：最大存取时间： 访问一次存储

3、器（对指定单元写入或读出）所需要的时间， 这个时间的上限值即最大存取时间，一般为十几ns到几百ns。 从从CPU给出有效的存储器地址到存储器输出有效数据所需要的时间给出有效的存储器地址到存储器输出有效数据所需要的时间 1. 容量：容量：指一个存储器芯片能存储的二进制信息。 存储器芯片容量存储器芯片容量=存储单元数存储单元数每单元的数据位数每单元的数据位数 例：例：6264 8KB = 8K 8bit 6116 2KB = 2K 8bit 1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB； 1GB=210MB=1024MB；1TB=210GB=1024GB。

4、 2.2.2 半导体存储器的性能指标半导体存储器的性能指标 3. 其他指标：其他指标：功耗，工作电源，可靠性，集成度，价格等。 一、一、RAM原理原理 构成 存储体（R-S触发器构成的存储矩阵） 外围电路 译码电路、缓冲器译码电路、缓冲器 I/O控制电路控制电路 2.2.3 随机存取存储器随机存取存储器(RAM) 1. 静态静态RAM（SRAM） 地 址 译 码 器 存储 矩阵 数 据 缓 冲 器 0 1 2n-1 0 1 m 控制 逻辑 CS R/W n位 地址 m位 数据 存储芯片内部构成示意图存储芯片内部构成示意图 行线X 列线Y 六 管 基 本 存 储 电 路 写控制（高有效） 数据线

5、 读控制（高有效） QQ 1. 存储体存储体 一个基本存储电路能一个基本存储电路能 存储存储1位位2#数。数。 （1）T1和和T2组成一个双稳组成一个双稳 态触发器，用于保存数据。态触发器，用于保存数据。 T3和和T4为负载管。为负载管。 （2）如如O1点为数据点为数据Q，则则 O2点为数据点为数据/Q。 （3）行选择行选择线有效（高电线有效（高电 平）时，平）时， O1 、 O2处的数据处的数据 信息通过门控管信息通过门控管T5和和T6送至送至 T7和和T8 。 （4）列选择列选择线有效（高电线有效（高电 平）时，平）时， T7和和T8处的数据信处的数据信 息通过门控管息通过门控管T7和和T

6、8送至芯送至芯 片片C的引脚，读控制线有效的引脚，读控制线有效 则输出至数据线。则输出至数据线。 2. 外围电路外围电路 （1）地址译码器 对外部地址信号译码， 用以选择要访问的单元。 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 CE OE WE 0 1 1023 Y0 Y1 Y1023 D(I/O) 读写控制电路 地 址 译 码 器 单地址译码单地址译码（右图1）： 译码器为10:1024， 译码输出线 2101024 根。 引线太多，制造困难。 若要构成若要构成1K1b个存储单元，个存储单元， 需需10根地址线，根地址线，1根数据线。根数据线。 双地址译码双地址译码（右图2

7、） ： u 有X、Y两个译码器，每个有10/2个 输入，210/2个输出，共输出210/2 210/2=210（1024）个状态，而输出 线只有2 210/2根。 u 两个两个5:32译码器组成行列形式选中单元，译码器组成行列形式选中单元， 大大减少引线。大大减少引线。 A0 A1 A2 A3 A4 Y0 31-0 Y31 CE OE WE D(I/O)读写 控制 电路 行 译 码 器 0-00-31 31-31 A5A6A7A8A9 X0 X31 列译码器 存储体存储体 I/O 缓缓 冲冲 X 译译 码码 Y译码译码 存储器控存储器控 制逻辑制逻辑 A0 A1 A P-1 APA P+1 A

8、K D0 D1 D N-1 R/W CE RAM基本结构框图基本结构框图 （2）I/O控制电路 ii.ii.接收R/W信号 0 0 写有效写有效 1 1 读有效读有效 i.i.接收片选信号（CECE或CSCS） 0 0 选中芯片选中芯片 1 1 未选中未选中 例：一片62256 为32K*8的RAM 地址线15根， 数据线8根， RAM的控制信 号为3根 （WE,OE,CE）。 常用RAM有： 6116 6264 62256 低功耗 CMOS SRAM， 容量8K8bit； DIP封装，单一5V电源供电。 28PIN，输入输出电平与TTL兼容。最大存储时间70120ns。 1. 引脚及其含义引

9、脚及其含义 二、典型芯片二、典型芯片HM6264BL Din 写 0 1 0 Dout 读 0 1 1 0 高阻 输出禁止 1 1 1 0 高阻 低功耗 0 高阻 低功耗 1 I/O信号 工作方式 OE WE CS2 CS1 表表 5-1 HM6242BL工作方式工作方式 表表5-1为为HM6264BL工作方式真值表（功能表）。工作方式真值表（功能表）。 2. 工作方式工作方式 3. 读写周期时序读写周期时序 读出时间tAA ：最大70ns，从地址有效到RAM数据线上出现稳定 数据的时间。是RAM读操作速度快慢的主要指标。 读周期 tRC： 70ns（mim）， 表示连续操作允许最小时间 。

10、它总是大于或等于读出时间。 正确读数： 地址有效经tAA后 ，且片选信号有效经tCO 及tOE后才 能收到数据。 （1）读周期）读周期 读周期读周期 时序时序 写周期时序写周期时序 要实现写操作必须要CS1、CS2和WE都有效。 但在地址改变期间，WE必须为高，以防止地址变化期间可能 有误码写入，破坏内存数据。 为此，WE必须在地址有效以后经过一段时间才有效，使地址 信号足够稳定。 注意：注意： （2）写周期写周期twc （定义同读周期） 定义同读周期） 在地址给定 且WE有效 一段时间后， 才可写入数 据。 u（一）62256 62256是32K*8的CMOS静态RAM 补充：典型存储器芯片

11、和译码器芯片补充：典型存储器芯片和译码器芯片 1 2 3 4 5 6 7 8 9 10 11 12 13 1415 16 17 18 19 20 21 22 23 24 25 26 27 28A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GNDD3 D4 D5 D6 D7 CS A10 OE A11 A9 A8 A13 WE VCC 1、62256引脚图 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0OECSWE D7 D6 D5 D4 D3 D2 D1 D0 2、62256逻辑图 62256工作表 （二）

12、3-8译码器74LS138 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16A B C G2A G2B G1 Y7 GND Y6 Y5 Y4 Y3 Y2 Y1 Y0 VCC 1、74LS138引脚图 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B C B A 2、74LS138原理图 74LS138引脚功能 （1）片选信号：G1G2AG2B （2）CBA译码Y0到Y7有效 2. 动态动态RAM（DRAM） 一、单管动态基本存储电路、单管动态基本存储电路（1或或0由电容由电容C上有无电荷决定）上有无电荷决定） 设 设 T1导通时（字选线导通时（字

13、选线1），将 ），将 D1 写入，则写入，则C上有电荷。上有电荷。 字选线撤消，字选线撤消，T1截止。 截止。 T1导通（字选线导通（字选线1）才能读 ）才能读。 读时： 读时：D本为本为0，CD无电荷。无电荷。 导通时导通时C上电荷转移到上电荷转移到 CD 上，所以上，所以D为为1； 若若C上原无电荷，则上原无电荷，则D为为0； 电容电容C通常小于数据线上的通常小于数据线上的分布电容分布电容 CD， ，每个数据读出后， 每个数据读出后，C上的电荷经上的电荷经 CD释放，信息被破坏。释放，信息被破坏。所以需要刷所以需要刷 新新周期性不断充电。刷新时间周期性不断充电。刷新时间 2ms8ms。（刷

14、新即在数据线上加电刷新即在数据线上加电 压，给压，给C充电，然后关断充电，然后关断T。）。） 字选线字选线 “1” 数据线数据线D”1” CD ES() ES() C T1 SD G PD424256的容量是256K4，片内需log2256K=18个地址信号， 外接9根地址线，由内部多路开关将外部18根地址线分两次送入。 一、基于预测技术的一、基于预测技术的DRAM （超页模式（超页模式EDO DRAM） 动、静动、静RAM比较：比较： 动：容量大，速度慢，功耗低，刷新电路复杂。 静：容量小，速度快，功耗大，无刷新电路。 二、典型芯片二、典型芯片uPD424256uPD424256 5.2.3

15、 高速高速RAM（由由DRAM进行改进，因进行改进，因RAM价格高） 价格高） l edo dram 扩展数据输出（extended data outedo，有时也称为超 页模式）dram和突发式edo dram是两种基于页模式内存的内 存技术。edo技术在普通dram的接口上增加了一些逻辑电路， 利用了地址预测功能，缩短了读写周期并消除了等待状态， 使得突发式传送更加迅速，提高了数据的存取速度。 主要产品有主要产品有: Intel 2186、2187（8K8位)。 封装形式有：封装形式有：SIMM（Single In-line Memory Modle) 单边沿连接插脚 DIMM（Dual

16、In-line Memory modle) 双边沿连接插脚 2.2.4 只读存储器（只读存储器（ROM） 掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。 掩膜ROM以有有/无无跨接 管子来区分0/1信息：有为0， 无（被光刻而去掉）（被光刻而去掉）为1。 1. 掩膜掩膜ROM和和PROM 一、掩膜一、掩膜ROM（Read Only Memory） 位线位线 字线字线 D3D2D1D0 单元单元0 1010 单元单元1 1101 单元单元2 0101 单元单元3 0110 典型的PROM基本存储电路如下图所示。 芯片出厂时，开关管T1与位线（数据线）之间以熔丝相连。 用户可对其进行

17、一次性编程（熔断或保留熔丝以区分“1/0”）： PROM基本存储电路基本存储电路 二、二、PROM（Programmable ROM） PROM的写入要由专用的电 路（大电流、高电压）和程 序完成。 2. 可擦除的可擦除的PROM 一、一、EPROM（紫外线可擦除）紫外线可擦除） 1. 基本存储电路基本存储电路 （浮栅上的电荷（浮栅上的电荷 形成光电流泄漏）形成光电流泄漏） （擦除后内（擦除后内 容全为容全为“1” ） G S D 通常可互换。引脚OE，CE都 为0时，D0D7端可读到数据。 Vpp=12.5V或更高时，可写 入，有专用写入器。 2. 典型芯片典型芯片（27系列）系列） 271

18、6 2K8bit 2732 4K8bit 27512 64K8bit u 如：27256为32K8 EPROM 1 2 3 4 5 6 7 8 9 10 11 12 13 1415 16 17 18 19 20 21 22 23 24 25 26 27 28Vpp A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GNDD3 D4 D5 D6 D7 CE A10 OE A11 A9 A8 A13 A14 VCC 1、27256引脚图 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CE OE D7 D6 D5 D4 D

19、3 D2 D1 D0 2、27256逻辑图 二、二、EEPROM 特点：特点： 1. 在线改写，简单，在单一 在线改写，简单，在单一5V电源电源 下即可完成。下即可完成。 2. 擦除与写入同步，约擦除与写入同步，约10ms。有些有些 E2PROM设有写入结束标志以供查询或设有写入结束标志以供查询或 申请中断。申请中断。 3. 一般为并行总线传输，如：一般为并行总线传输，如：2864， 引脚与引脚与2764完全兼容，最大存取时间完全兼容，最大存取时间 200ns，编程与工作电压均为编程与工作电压均为5V。 4. 具备具备RAM、ROM的优点的优点,但写入时但写入时 间较长。间较长。 三、三、OT

20、PROM（One Time PROM） ） 除了没有擦除窗口，其他工艺与EPROM完全相同。可用普通 编程器对其编程（只能一次）。 四、快擦写存储器四、快擦写存储器（Flash memory) 类似 类似EEPROM。它采用一种非挥发性存储技术，即掉电后数据信它采用一种非挥发性存储技术，即掉电后数据信 息可以长期保存息可以长期保存 。又能在线擦除和重写又能在线擦除和重写，擦除的是整个存储器阵列或擦除的是整个存储器阵列或 者是一个大的存储单元块，而不是一个字节一个字节的擦除。需几秒者是一个大的存储单元块，而不是一个字节一个字节的擦除。需几秒 钟时间，但擦除次数有限。钟时间，但擦除次数有限。 产品

21、型号有： 28F256 32K8bit 29010 128K8bit 5.4 存储器连接与扩充存储器连接与扩充 需考虑的问题需考虑的问题 总线连接（AB、CB、DB） 时序配合 驱动能力 若用存贮芯片构成存贮系统，或对已有的存贮系统进行容量扩充时， 需要通过总线将RAM、ROM芯片同CPU连接起来，并使之协调工作。 2.2.5 存储器芯片选择存储器芯片选择 一、类型选择一、类型选择 RAM存储用户的调试程序、程序的中间运算结果及掉 电时无需保护的I/O数据及参数等。 SRAM 与CPU连接简单，无需接口电路，在小型系 统中、智能仪表中采用。 DRAM 集成度高，但需刷新电路，与CPU的接口复

22、杂，仅在需要较大存贮容量的计算机产品中应用。 ROM具有非易失性。 EPROM 存放系统（监控）程序，无需在线修改的 参数。 E2PROM数据、参数等有掉电保护要求的数据。 特别：特别：利用后备电源，配合掉电保护电路，也可以保证静态 RAM在掉电后数据不丢失。 在第二章的在第二章的CPU时序介时序介 绍中了解到：绍中了解到： CPU进行读操作时，什么进行读操作时，什么 时候送地址信号时候送地址信号, 什么时候什么时候 从数据线上读数据从数据线上读数据, 其时序其时序 是固定的。是固定的。 从从T1状态开始到地址信号状态开始到地址信号 有效：有效：TCLAVmax=110ns （地址有效延迟）地

23、址有效延迟） 对对MEM，从外部输入地址信号有效，到把内部数据送至数据总线从外部输入地址信号有效，到把内部数据送至数据总线 上的时序也是固定的，由存储器的内部结构和制造工艺决定。上的时序也是固定的，由存储器的内部结构和制造工艺决定。 6264读取时间读取时间tAAmax70ns 二、存储器芯片与二、存储器芯片与CPU的时序配合的时序配合 MEM与与CPU工作速度的匹配问题。工作速度的匹配问题。 80888088读周期时序（读周期时序（4.774.77MHzMHz时）时） 2.2.6 存储器容量扩充存储器容量扩充 当单片存储器芯片的容量不能满足系统容量要求时，可多片组合以 扩充位数扩充位数或存贮

24、单元数存贮单元数。 本节以RAM扩充为例，ROM的处理方法与之相同。 =2（片） 一、位数扩充一、位数扩充 例：例：用8K8bit的6264扩充形成8K16bit的芯片组，所需芯片： 8K16bit 8K8bit 方法方法 两个芯片的地址线两个芯片的地址线、片选信号片选信号 及读及读/写控制线分别互连；写控制线分别互连； 两个芯片的数据线各自独立，两个芯片的数据线各自独立， 一片作低一片作低8位（位（D0D7）, 另一片另一片 作高作高8位（位（D8D15）。）。 即，每个即，每个16位数据的高、低字位数据的高、低字 节节 分别存于两个芯片，一次读分别存于两个芯片，一次读/写写 操作同时访问两

25、个芯片中的同地操作同时访问两个芯片中的同地 址单元。址单元。具体连接如右。具体连接如右。 二、单元数扩充二、单元数扩充 例：例：用8K8bit的6264扩充形成32K8bit的存储区,需要的8K8 芯片数为：32K/8K=4（片） 8K8芯片 A14 A13 A12A0 地址范围 0 0 0 000至1110000H1FFFH 1 0 1 000至1112000H3FFFH 2 1 0 000至1114000H5FFFH 3 1 1 000至1116000H7FFFH 连接时：连接时： A0A12，D7D0，R/W等同名信号连接在一起。 由于容量的扩充，增加了两位地址线，译码后产生 4个片选信

26、号，用于区分4个芯片。 这样，32K的地址范围在4个芯片中的分配为： v 称地址线称地址线A0A12实现片内寻址，实现片内寻址，A13A14实现片间寻址。实现片间寻址。 v 当单元数与位数都要扩充时，将以上两者结合起来。 当单元数与位数都要扩充时，将以上两者结合起来。如：如： 用用8K8芯片构成芯片构成32K 16存储区，需要存储区，需要42个个芯片。芯片。 （1）先扩充位数，每）先扩充位数，每2个芯片一组，构成 个芯片一组，构成4个个8K16芯片组；芯片组； （2）再扩充单元数，将这）再扩充单元数，将这4个芯片组组合成 个芯片组组合成32K16存储区。存储区。 扩充连接图扩充连接图 2.2.

27、7 8086与存储器连接与存储器连接 1全译码法全译码法片内寻址未用的片内寻址未用的全部全部高位地址线都参加译码，译码高位地址线都参加译码，译码 输出作为片选信号，使得每个存贮器单元地址唯一。输出作为片选信号，使得每个存贮器单元地址唯一。 译码电路比较复杂。一般用3-8译码器或可编程器件等实现。 2.部分译码法部分译码法除片内寻址外的高位地址的除片内寻址外的高位地址的一部分一部分来译码产生片来译码产生片 选信号选信号（简单简单） 3.线选法线选法用除片内寻址外的高位地址线中的用除片内寻址外的高位地址线中的任一根任一根做为片选信做为片选信 号，直接接各存储器的片选端来区别各芯片的地址。号，直接接

28、各存储器的片选端来区别各芯片的地址。 设设CPU引脚已经外围芯片（锁存器、驱动器），可以连接存引脚已经外围芯片（锁存器、驱动器），可以连接存 贮器或贮器或I/O接口电路。接口电路。 以以8088系统总线与系统总线与SRAM连接为例， 连接为例，AB、CB、DB如何连？如何连？ 例：例：用用4片片6264构成构成32K8的存贮区。的存贮区。 片内地址连接片内地址连接A0A12，高位地址线高位地址线A19A13译码后产生译码后产生6264的片选的片选 信号。一般有三种译码方式：信号。一般有三种译码方式： 例：例：用用4片片6264构成构成32K8的存贮区。的存贮区。 1. 全译码法全译码法 高位地

29、址线高位地址线A19A13全部参加译码，产生全部参加译码，产生6264的片选信号。的片选信号。 注：注：MEMW=IO/M+WR MEMR=IO/M+RD 整个32K8存储器的地址范围： 00000H07FFFH 仅占用8088 1M容量的32K地址范围。 全译码的优点 地址唯一实现 地址连续 便于扩充 部分译码法部分译码法 除片内寻址外的高位地址 的一部分来译码产生片选信号（简单简单）。 缺点：缺点：地址重叠，每个地址有 2（2015）= 25个重叠地址。 令未用到的高位地址全为令未用到的高位地址全为0，则称，则称 为基本存贮器地址。为基本存贮器地址。 3线选法线选法 用除片内寻址外的高位地

30、 址线中的任一根做为片选信号，直接 接各存储器的片选端来区别各芯片的 地址。 特点：特点： 线选法也有地址重叠区。 地址不连续，但简单。 芯片A19A17A16A13A12A0地址范围 0 0000111 000至111 0E000H0FFFFH 1 0001011 000至111 16000H17FFFH 2 0001101 000至111 1A000H1BFFFH 3 0001110 000至111 1C000H1DFFFH 例： 例：用线选法产生4片6264 （0#3#） 片选信号： A16A13用作片选， A19A17未用， 其它信号（数据线，读写信号）的 连接同图5-18。 这时，32