第六章 时序逻辑电路的2、计数器1

1、数字电子技术基础数字电子技术基础 阎石主编（第五版）阎石主编（第五版） 信息科学与工程学院基础部信息科学与工程学院基础部 1 ,QXFY 输出方程 驱动方程（或激励方程） 状态方程 ,QXGZ ,QZHQ 第六章第六章 时序逻辑电路时序逻辑电路【 】 内容内容 回顾回顾 2 6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法 6.2.1 同步时序逻辑电路的分析方法同步时序逻辑电路的分析方法 就是给定时序电路，找出该电路的逻辑功能，就是给定时序电路，找出该电路的逻辑功能，即找出在即找出在 输入信号和输入信号和CLK作用下，电路的次态和输出。作用下，电路的次态和输出。 【 】 内容内容 回顾回顾

2、 3 给定电路给定电路 输出输出 方程方程 驱动驱动 方程方程 状态状态 方程方程 状态状态 转换转换 表表 状态状态 转换转换 图图 时时 序序 图图 功能描述功能描述 【 】 内容内容 回顾回顾 4 【 例例 2 】分析所示同步时序电路的逻辑功能分析所示同步时序电路的逻辑功能 。 写出输出方程和驱动（激励）方程。写出输出方程和驱动（激励）方程。 1 1 21 K QJ 1 2 12 K QJ 求状态方程求状态方程。 1222222 QQQKQJQ 1211111 QQQKQJQ 2 QY 5 Q2Q1 Y 列状态转换表，画状态转换图。列状态转换表，画状态转换图。 0 Q1 0 0 1 1

3、0 1 1 Q2 0 Q1* 1 10 00 00 Q2* 0 0 1 1 Y 分析逻辑功能分析逻辑功能。 由状态转换图可知，电路实现了由状态转换图可知，电路实现了3进制计进制计 数功能，能自启动。数功能，能自启动。 100001 11 00 1 1 122 QQQ 121 QQQ 2 QY 6 6.3.2 计数器计数器 在计算机和数字逻辑系统中，计数器是最基本、最在计算机和数字逻辑系统中，计数器是最基本、最 常用的部件之一。它不仅可以常用的部件之一。它不仅可以记录输入的脉冲个数记录输入的脉冲个数， 还可以实现还可以实现分频分频、定时定时、产生节拍脉冲产生节拍脉冲和和脉冲序列脉冲序列等。等。

4、计数器的分类如下：计数器的分类如下： *按计数容量分按计数容量分：七进：七进制计数器、十进制计数器、六制计数器、十进制计数器、六 十进制等十进制等 *按时钟分按时钟分:同步计数器、异步计数器同步计数器、异步计数器 *按计数过程中数字增减分：加法计数器、减法计数器按计数过程中数字增减分：加法计数器、减法计数器 和可逆计数器和可逆计数器 *按计数器中的数字编码分：二进制计数器、二按计数器中的数字编码分：二进制计数器、二-十进十进 制计数器和制计数器和 循环码计数器等循环码计数器等 7 计数器中的几个术语计数器中的几个术语 1.计数器的计数器的“模模” （用（用M表示）：表示）： 模计数器累计输入脉

5、冲的最大数目模计数器累计输入脉冲的最大数目。即电。即电路的有效路的有效 状状态数。态数。 一般计数器的模为几，就称之为模几计数器。一般计数器的模为几，就称之为模几计数器。 2.计数器的容量计数器的容量 计数器所能表示的最大数值。计数器所能表示的最大数值。 3.分频分频 所谓分频，就是把脉冲串的频率由高分低，使所谓分频，就是把脉冲串的频率由高分低，使 输出信号的频率比输入信号的频率低。输出信号的频率比输入信号的频率低。 8 一同步二进制计数器（一同步二进制计数器（P278P278） 同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快

6、，工作频率也较高。同步计数器的工作速度较快，工作频率也较高。 1 1同步二进制加法计数器同步二进制加法计数器 9 CLK Q 3 Q2 Q 1 Q0CLK Q 3 Q2 Q 1 Q0 0 0 0 0 0 110 0 0 2010 0 31010 40010 51010 60110 7 1110 8 0001 9 11 0 0 10011 0 111011 12 0011 131011 14 0111 15111 16 0000 在一个多位二进制数的末位加在一个多位二进制数的末位加1时，若其中时，若其中 第第i位（即任何一位）以下各位皆为位（即任何一位）以下各位皆为1时，则时，则 第第i位应改变

7、状态（位应改变状态（0变变1，1变变0）。而最低）。而最低 位的状态在每次加位的状态在每次加1时都要改变时都要改变 1 10 1 1同步二进制加法计数器同步二进制加法计数器 设计思想：设计思想： 所有触发器的时钟控制端均由计数脉冲所有触发器的时钟控制端均由计数脉冲CLKCLK输入，输入， CLKCLK的每一个触发沿都会使所有的触发器状态更新。的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端应控制触发器的输入端. .可将触发器接成可将触发器接成T T触发触发 器。器。 则第则第i位触发器输入端位触发器输入端Ti的逻辑式应为：的逻辑式应为： 在一个多位二进制数的末位加在一个多位二进

8、制数的末位加1时，若其中第时，若其中第i位（即任位（即任 何一位）以下各位皆为何一位）以下各位皆为1时，则第时，则第i位应改变状态（位应改变状态（0变变1， 1变变0）。而最低位的状态在每次加）。而最低位的状态在每次加1时都要改变。时都要改变。 1 0 021 T QQQT iii . 11 同步二进制加法计数器同步二进制加法计数器 驱动方程驱动方程: 0123 012 01 0 1 QQQT QQT QT T 输出方程：输出方程： 状态方程：状态方程： )( )( 012301233 0120122 01011 00 QQQQQQQQQ QQQQQQQ QQQQQ QQ 0123 QQQQC

9、 1. 由由T触发器构成的加法计数器触发器构成的加法计数器 12 Q3Q2Q1Q0 C 001000110100 00010000 0 1 0 0 0 0 0 0101 0110 1000 10101001 1011 1100 0111 1111 1110 1101 0 0 000 0 0 0 0 计数计数 顺序顺序 电路状态电路状态等效等效 十进十进 制数制数 进位进位 输出输出 C Q3Q2Q1Q0 0000000 1000110 2001020 3001130 4010040 5010150 6011060 7011170 8100080 9100190 101010100 111011

10、110 121100120 131101130 141110140 151111151 16000000 13 Q3的输出的波形的频率是的输出的波形的频率是CLK的的1/16。 Q0的输出的波形的频率是的输出的波形的频率是CLK的的1/2。二分频二分频 四分频四分频 八分频八分频 十六分频十六分频 CLK Q0 Q1 Q2 Q3 C 1 2 3 4 5 6 7 8 9 1011 121314 1516 Q1的输出的波形的频率是的输出的波形的频率是CLK的的1/4。 Q2的输出的波形的频率是的输出的波形的频率是CLK的的1/8。 14 逻辑功能逻辑功能: : (1)由于每输入由于每输入16个个C

11、LK 脉冲触发器的状态一循环，并脉冲触发器的状态一循环，并 在输出端在输出端C产生一进位信号，故为产生一进位信号，故为16进制计数器。若二进制计数器。若二 进制数码的位数为进制数码的位数为n，而计数器的循环周期为，而计数器的循环周期为2n，这样，这样 计数器又叫计数器又叫二进制计数器二进制计数器。将计数器中能计到的最大数。将计数器中能计到的最大数 称为称为计数器的容量，为计数器的容量，为2n1. (2) 计数器有分频功能，也把它叫做分频器。若计数器有分频功能，也把它叫做分频器。若CLK脉脉 冲的频率为冲的频率为 f0 , 则由则由16进制计数器的时序图可知，输出进制计数器的时序图可知，输出 端

12、端Q0、Q1、Q2、Q3的频率为的频率为f0 / 2、f0 / 4、f 0 / 8、f0 / 16. 6.3.2 计数器 15 CLK：计数脉冲输入端，：计数脉冲输入端， 上升沿有效上升沿有效。 RD： ：异步清 异步清0端，低电平有效。端，低电平有效。 LD：同步预置数控制端，低电平有效，将预置输同步预置数控制端，低电平有效，将预置输 入端入端D3、D2、D1、D0的数据送至输出端，即的数据送至输出端，即 Q3Q2Q1Q0=D3D2D1D0。 EP、ET：计数器工作状态控制端，高电平有效，只有当计数器工作状态控制端，高电平有效，只有当RD =LD=1， EP=ET=1，在，在CLK作用下计数

13、器才能正常计数。当作用下计数器才能正常计数。当 EP、ET中有一个为低时，计数器处于保持状态。中有一个为低时，计数器处于保持状态。 * *中规模集成的中规模集成的4 4位同步二进制计数器位同步二进制计数器74161(74LS161):74161(74LS161): 示例芯片（示例芯片（P282） 16 * *中规模集成的中规模集成的4 4位同步二进制计数器位同步二进制计数器74161(74LS161):74161(74LS161): 其逻辑图形符号及功能表如图所示。其逻辑图形符号及功能表如图所示。 6.3.2 计数器计数器 注：注：74161和和74LS161只是内部电路结构有些区别。只是内部

14、电路结构有些区别。 74LS163也是也是4位二进制加法计数器，但清零方式是同步位二进制加法计数器，但清零方式是同步 清零清零 EP ET CLK D0D1D2D3 C Q1Q2Q3Q0 74161 CLK R DLD EPET 输出端工作状态输出端工作状态 0 异步清零异步清零 10 11 11 11 1 11 0 0 预置数预置数 （同步同步） 保持保持（包括包括C） 保持保持（但但C0） 计数计数 (a)逻辑图形符号逻辑图形符号 （b）功能表功能表 四位同步计数器四位同步计数器74161（74LS161）的图形符号及功能表）的图形符号及功能表 RD LD LD R D 1717 2 2、

15、4 4位同步二进制减法计数器位同步二进制减法计数器 （P284P284） 6.3.2 计数器计数器 原理：根据二进制减法运算原理：根据二进制减法运算 规则可知：在多位二进规则可知：在多位二进 制数末位减制数末位减1 1，若第，若第i i位位 以下皆为以下皆为0 0时，则第时，则第i i位位 应翻转。应翻转。 由此得出规律，若用由此得出规律，若用T T触发触发 器构成计数器，则第器构成计数器，则第i i位位 触发器输入端触发器输入端T Ti i的逻辑式的逻辑式 应为：应为： 1 0 021 T QQQT iii . 0123 012 01 0 1 QQQT QQT QT T 驱动方程驱动方程:

16、1818 3、4位同步二进制可逆计数器位同步二进制可逆计数器 6.3.2 计数器计数器 a.单时钟方式单时钟方式74LS191（P285） U /D S CLKI D0D1D2D3 LD C/B Q1Q2 Q3 Q0 74LS191 输出端工作状态输出端工作状态 0 0 1 11 1 00 预置数预置数(异步异步） 保持保持 加法计数加法计数 (a)逻辑图形符号逻辑图形符号 （b）功能表功能表 同步十六进制可逆计数器同步十六进制可逆计数器74LS19174LS191的图形符号及功能表的图形符号及功能表 CLKo 减法计数减法计数 1 CLKI S LD U /D S LD 其中：其中：LD 异

17、步置数端；异步置数端；S 计数控制端计数控制端 U / D加减计数控制端；加减计数控制端； C / B进位进位/借位输出端借位输出端 D0 D3预置数输入端；预置数输入端； Q0 Q3计数输出端计数输出端 1919 74LS193为双时钟加为双时钟加/减计数器，一个时钟用作加法计减计数器，一个时钟用作加法计 数脉冲，一个时钟用作减法计数脉冲，其图形符号和数脉冲，一个时钟用作减法计数脉冲，其图形符号和 功能表如图所示。功能表如图所示。 b.双时钟方式双时钟方式 6.3.2 计数器计数器 CLKD D0D1D2D3 LD C/B Q1Q2 Q3 Q0 74LS193 输出端工作状态输出端工作状态

18、0 0 11 1 1 预置数预置数(异步异步） 异步清零异步清零 加法计数加法计数 (a)逻辑图形符号逻辑图形符号 （b）功能表功能表 同步十六进制可逆计数器同步十六进制可逆计数器74LS19374LS193的图形符号及功能表的图形符号及功能表 CLKU 0 减法计数减法计数0 CLKULD RD CLKD 1 1 RD LD 2020 十进制计数器的分析十进制计数器的分析: : 方法：方法：由逻辑图写输出方程、触发器的驱动方程由逻辑图写输出方程、触发器的驱动方程 ( (即即J,K; D; R,SJ,K; D; R,S的表达式的表达式) ) 将驱动方程代入特征方程，得计数器的状态方程将驱动方程

19、代入特征方程，得计数器的状态方程 ( (即即Q Q* *的方程的方程) )，表，画状态图、时序图，表，画状态图、时序图 列计数状态列计数状态 检查自启动检查自启动 确定逻辑功能确定逻辑功能 二、同步十进制计数器（二、同步十进制计数器（P287） 十进制计数：常用，便于显示。十进制计数：常用，便于显示。 2121 基本原理：在四位二进制基本原理：在四位二进制 加法计数器基础上修改，加法计数器基础上修改， 当计到当计到1001时，则下一个时，则下一个 CLK电路状态回到电路状态回到0000。 6.3.2 计数器计数器 1、同步十进制加法计数器、同步十进制加法计数器 030120123 QQQQQQ

20、QQT 二、同步十进制计数器二、同步十进制计数器 0123 012 01 0 1 QQQT QQT QT T 四位二进制同步加法四位二进制同步加法 计数器的驱动方程计数器的驱动方程 0301 QQQT 2222 a. 驱动方程：驱动方程： 302103 102 301 0 1 QQQQQT QQT QQT T 6.3.2 计数器计数器 同步十进制加法计数器其电同步十进制加法计数器其电 路如图所示路如图所示 2323 b. 状态方程和输出方程状态方程和输出方程 330210330210 * 3 210210 * 2 130130 * 1 0 * 0 )()( )( )( QQQQQQQQQQQQ

21、Q QQQQQQQ QQQQQQQ QQ 6.3.2 计数器 03Q QC 2424 依次设初态求次态及输出，得状态表、状态图、时序图。依次设初态求次态及输出，得状态表、状态图、时序图。 状态表状态表 如：原态如：原态0100 0123 QQQQ 可求得次态为：可求得次态为：01010101 输出为：输出为：C C0 0 如：原态如：原态1001 0123 QQQQ 可求得次态为：可求得次态为：00000000 输出为输出为: C: C1 1 计数计数 状态状态 输出输出 顺序顺序 Q3 Q2 Q1 Q0 C 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0

22、1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 9 1 0 0 1 1 10 0 0 0 0 0 2525 状态图状态图 时序图时序图(暂略暂略) 0000000100100011 0100 0101 011001111000 1001 /0/0/0 /0 /0 /0/0/0 /0 /1 状态状态 输出输出 26 自启动能力自启动能力 4 4个触发器共个触发器共1616种状态，只用种状态，只用1010种（有效状态）种（有效状态）构构 成有效循环，尚余成有效循环，尚余6 6种状态（无效状态）未用。若由于某种状态（

23、无效状态）未用。若由于某 种原因电路进入无效状态，在种原因电路进入无效状态，在CLKCLK作用下能进入有效状态作用下能进入有效状态 称具有称具有自启动能力自启动能力。 将无效状态作初态求次态及输出，可以判断自启动将无效状态作初态求次态及输出，可以判断自启动 能力。能力。 101010110100 110011010100 111011110000 330210 330210 * 3 210210 * 2 130130 * 1 0 * 0 )( )( )( )( QQQQQQ QQQQQQQ QQQQQQQ QQQQQQQ QQ 03Q QC 27 6.3.2 计数器计数器 有效循环有效循环 计

24、数器能自计数器能自 启动启动 完整的状态转换图完整的状态转换图 2828 *中规模集成同步十进制加法计数器中规模集成同步十进制加法计数器74160 (74LS160 ): 示例芯片（示例芯片（P291） 2929 CLK：计数脉冲输入端，：计数脉冲输入端， 上升沿有效上升沿有效。 RD： ：异步清 异步清0端，低电平有效。端，低电平有效。 LD：同步预置数控制端，低电平有效，将预置输同步预置数控制端，低电平有效，将预置输 入端入端D3、D2、D1、D0的数据送至输出端，即的数据送至输出端，即 Q3Q2Q1Q0=D3D2D1D0。 EP、ET：计数器工作状态控制端，高电平有效，只有当计数器工作状

25、态控制端，高电平有效，只有当RD =LD=1， EP=ET=1，在，在CP作用下计数器才能正常计数。当作用下计数器才能正常计数。当 EP、ET中有一个为低时，计数器处于保持状态。中有一个为低时，计数器处于保持状态。 *中规模集成同步十进制加法计数器中规模集成同步十进制加法计数器74160 (74LS160 ): 示例芯片（示例芯片（P291） 3030 *中规模集成同步十进制加法计数器中规模集成同步十进制加法计数器74160 (74LS160 ): 74160 (74LS160 ) 逻辑符号和功能表如图所示。逻辑符号和功能表如图所示。 注：注：74LS160为十进制加法计数器，故进位脉冲是在为十进制加法计数器，故进位脉冲是在 1001时出现的，而时出现的，而161为十六进制，进位脉冲是在为十六进制，进位脉冲是在1111 时出现的。时出现的。 6.3.2 计数器计数器 EP ET CLK D0D1D2D3 RD LD C Q1Q2Q3Q0 74160 R DLD EP ET 输出端工作状态输出端工作状态 0 清零清零(异步异步） 10 11 11 11 1 11 0 0 预置数预置数(同步同步） 保持保持（包括包括