精校版广工eda课程设计七人表决器

1、课程设计课程名称硬件描述语言与EDA技术课程设计题目名称学生学院专业班级学 号学生姓名指导教师2017年6月10日目录一、设计目的1二、设计内容1三、设计思路1四、Verilog源程序1五、管脚分配3六、 总结设计与体会3七、参考文献4七人表决器设计、设计目的1.熟悉Quartus II软件的使用。2.熟悉七人表决器的工作原理3.熟悉EDA开发的基本流程。二、设计内容基础功能：设计一个七人表决器，当赞成人数大于等于四时显示表决通过，同时分 别将投票中赞成人数和反对人数在数码管显示出来。新加：清零键和通过时蜂鸣器响。三、设计思路（1）使用一个模块完成所有功能。（2）用alawys语句检测赞同和反

2、对人数信号（A和B）,再用两个独立共阴极数码 管显示人数0到7。（3）用if语句判断总人数是否超出7人（s）（4）用另一个elk实现蜂鸣器，因为原来的elk信号频率过低。四、Verilog源程序module biaojue(clk_l/clk_2,yes/noclearbuz乙ABjesult); input clk_bclk_2,yes,no,clear;reg 4:0 sl,s2,s;output reg 7:0 A,B;output reg result,buzz;always (posedge clk_l) begins=sl+s2;讦(clear) begin sl=0; s2=0;

3、 result=0; endelse 讦(s4b0111) begin sl=0; s2=0; result=0; endelse if (yes) sl=sl+l;else if (no) s2=s2+l;else 讦(sl=4b0100) begin result=l; end else begin sl=sl; s2=s2; result=result; end endalways (clk_2)begin 讦(result) buzz=clk_2;endalways (sl) begincase(sl)4,b0000:A=8,h3f; 4b0001:A=8h06; 4b0010:A=8

4、h5b;4,b0011:A=8,h4f; 4b0100:A=8h66;4b0101:A=8h6d;4,b0110:A=8lh7d;4,b0111:A=8,h07; default:A=8h00;endcaseendalways (s2) begincase(s2)4b0000:B 二 8h3f;4,b0001:B=8,h06;4,b0010:B=8,h5b;4,b0011:B=8,h4f;4,b0100:B=8,h66;4,b0101:B=8,h6d;4,b0110:B=8,h7d;4,b0111:B=8,h07;default:B=8h00; endcaseendendmodule五、管脚分

5、配Node NameDirectionLocationI/O BankVREF Group yesUn knownPIN_的3B3.N0 noUn knownPIN63B3.N0 resultUn knownPIN_654令 dearUn knownPIN.503B3.N0 B7Un knownPIN_21B1_.NO B6Un knownPIN_101BlNOB5UnknownPIN_41B1_NOO B4UnknownPIN.ll1B1_NO令 B3UnknownPIN_71B1.N0 B2UnknownPIN.31B1.N0 BlUnknownPIN1B1.N0 B0UnknownPIN

6、_1448BS_N0需 A 7Unknow nPIN_1365BS_N0 A6UnknownPIN_1428B8_N0 A 5Un knownPIN_1388B8_N0 AHUn knownPIN_1438B8_N0 A 3Un knownPIN.1418B8.N0 A 2Un knownPIN_1378B8_N0 AlUn knownPIN_1358B8_N0 A0Un knownPIN_1338B8_N0令 buzzUn knownPIN.523B3.N0 dk_lUn knownPIN_805B5_N0 dk_2Un knownPIN 795B5_N0newnodeNode NameDi

7、rectionLocationI/O BankVREF GroupV yesUn knownPIN_443B3.N0潑noUn knownPIN63B3.N0令 resultUn knownPIN_654BN0窃 dearUn knownPIN_503B3.N0 B7UnknownPIN_21B1_.NO毎 B6Un knownPIN_101B1.N0 B5UnknownPIN_41Bl_N0 B4UnknownPIN_111Bl_N0 B3UnknownPIN.71B1.N0 B2UnknownPIN1B1.N0綸 BlUnknownPIN1 B0Unknow nPIN_1448BS_N0綸

8、 A 7Unknow nPIN_i368BS_N0 A6Unknow nPIN_142SBS_N0 aUn knownPIN_1388B8_N0 AHUn knownPIN_1438B8_N0裔 A 3Un knownPIN_PH8B8_N0 A 2Un knownPIN_1378B8_N0 AlUn knownPIN_1358B8_N0令 A0Un knownPIN_1338B8_N00 buzzUn knownPIN_523B3.N0 dk_lUn knownPIN_805B5_N0 dk_2Un knownPIN.795B5.N0newnode六、总结设计与体会七、参考文献（1）自编指导书；（2）Verilog与EDA相关教程：a）王金明等编著，EDA技术与Verilog HDL设计，电子工业出版社，2013年；b）艾明晶编著，EDA技术实验教程，清华大学岀版社，2014年;c）潘松等编著，EDA技术与Verilog HDL ,清华大学出版社，2013年；d）张春晶等编著，现代数字电子技术及Verilog设计，清华大学出版社， 2014 年；e）刘靳等编著,Verilog程序设计与EDA，