VHDL可编程逻辑结构设计实验七

1、西南石油大学计算机科学学院实验/上机报告课程名称：可编程逻辑系统设计专业：计科09（嵌入式）成绩：指导教师：xxxxxx姓名：xxxx日期：2012.5.11项目序号：实验七学号：xxxxxx时间：项目名称：乘法器的设计组号：地点：明理楼b319一、实验目的1. 通过8位移位相加乘法器的设计，理解可编程逻辑系统设计中的自顶向下设计思想2. 掌握原理图与vhdl编程相结合的混合设计方法二、实验环境1. 硬件：pc 机、eda/sopc/dsp 实验系统2. 软件：quartus ii 9.0三、实验内容1. 验证课堂实例8位移位相加乘法器的vhdl设计并完成功能仿真2. 为前述乘法器增加键盘输入

2、和数码管输出接口设计，并下载到实验仪中运行四、实验过程(一) 实验前准备新建工作目录exp7；新建工程exp7并设置未使用管脚为三态输入。(二) 设计8位移位相加乘法器1. 根据课堂实例，自行设计8位移位相加乘法器的vhdl模型，并完成功能仿真； 注：实验的元件图和实验的结果见附录1。(三) 为乘法器增加对最终乘积的锁存1. 新建一个vhdl文件，输入下列参考程序，以gated_reg命名保存： 2. 为上述vhdl文件生成一个元件符号，并将其添加在顶层原理图中，3. 以上述原理图为顶层实体，重新进行功能仿真，4.将上述顶层原理图生成一个元件符号（如multiplier），以备后续实验调用。注

3、：实验的元件图和实验的结果见附录2。(四)为乘法器增加乘积显示接口 1. 新建一个vhdl文件，输入下列参考程序，以pro_ab命名保存： 2. 为上述程序生成元件符号，将用于为乘法器提供两个操作数a、b及start信号： 3. 新建一个vhdl文件，输入下列参考程序，以fre_divider_100k命名保存： 4. 为上述程序生成元件符号，将用于为数码管动态扫描提供合适的频率信号； 5. 新建一个vhdl文件，输入下列参考程序，以cutter命名保存： 6. 为上述程序生成元件符号，将用于将15位二进制形式乘积分解为4组4位，并依次分配到4个数码管上以十六进制数字形式动态扫描输出； 7.

4、新建一个vhdl文件，自行设计一个4位二进制数到七段数码管显示代码的译码器，以decoder_bto7命名保存，并为其生成元件符号； 8. 新建一个原理图文件，逐个调入上述有关器件, 完成连接，并以multi_with_led命名保存；注:实验的元件图见附录3(五)为乘法器增加矩阵键盘接口 1. 新建一个vhdl文件，输入下列参考程序，以kb_decoder命名保存： 2. 为上述程序生成元件符号，将用于对实验系统44键盘进行扫描，并解析出按键的编码； 3. 新建一个vhdl文件，输入下列参考程序，以constr命名保存： 4. 为上述程序生成元件符号，将用于根据两个不同按键确定乘法器的两组操作数，并产生出乘法器所需要的start信号； 5. 在multi_with_led顶层原理图中，去掉pro_ab和k1、k2元件，调入上述新生成的kb_decoder和constr元件，完成连接；注:实验的元件图见附录4