FPGA4位全加器的设计

1、本文档如对你有帮助，请帮忙下载支持!目录一、设计原理0二、设计目的0三、设计内容 1四、设计步骤1五、总结与体会14位全加器设计报告一、设计原理全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果 给出该位的进位。4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示， 其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位 来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输 出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。实现代码为：全加器真值表如下：输入输出XiYiC

2、i-1SiCi0000000110010100110110010101011100111111module adder4(cout,sum,i na,i nb,c in); output3:0sum;output cout;in put3:0i na,i nb;in put cin;assig n co un t,sum=ina+in b+c in;en dmodule二、设计目的熟悉ISE9.1开发环境，掌握工程的生成方法。熟悉SEED-XDTK XUPV2Pro实验环境。了解Verilog HDL语言在FPGA中的使用。了解4位全加器的Verilog HDL语言实现。三、设计内容用Veri

3、log HDL语言设计4位全加器，进行功能仿真演示四、设计步骤1、创建工程及设计输入。在E:目录下，新建名为count8的新工程。器件族类型(Device Family)选择“ Virtex2P”器件型号(Device)选“ XC2VP30 ff896-7 ”综合工具(Synthesis Too)选“ XST(VHDL/Verilog) ”仿真器(Simulator)选“ ISE Simulator”下面一直next和确定。设计输入：在源代码窗口中单击右键，在弹出的菜单中选择“New Source” ,在弹出的对话框中选择“ Verilog Moudle”，在右端的“ File name”中输

4、入源文件 名adder4,下面各步单击“ Next”按钮。在弹出的源代码编辑框内输入源代码并保存。2、功能仿真在 source窗口“ sources for” 中选择“ Behavioral Simulation”。由“ Test Bench WaveForm”添加激励源。点击 Finish。出现波形激励编辑窗口。给ina和inb赋初始值。在processes窗 口中单击“ simulater behavioral modeI”即开始仿真，仿真结果 如下。从仿真的结果可以看出，sum=i na+i nb+ci n。仿真结果正确。3、用ChipScope进行在线调试。生成ChipScope核。代

5、码比较简单，这里只需要ICON和VIO两个核即可。打开“ ChipScope pro core generator首先是生成ICON核的过程。在 output netlist 位置指向 adder4所在的路径，在 device family 里选 virtex2p 器件。由于只用了 VIO核，所以ICON的控制端口数设置为1。KjDBiAliaOftMit4L EhM|M File Seimirp*i GanorMa HDI. EKanifila MS5wnhli Tnsr略rtdlhMQUM-hl EnMfilMA Fll*p-GeneiTle#cde *严血巴 Eramile Hie C

6、argac Fmwt CfnrfMr Chip之后就是就是一直确定就行，直到出现生成新的核的界面。其次就是生成VIO核的过程。在输入输出端口设置过程中选定异步输入端口和异步输出端口。异步输入端口宽度根据sum（4位）、cout（ 1位）的总位数设定，异步输出端口根据 ina（4位）、inb （4位）、cin （ 1位）的总位数设定。之后也是一直确定，这样VIO核也就生成了。添加ICON核与VIO核到工程。点 击 “ File Open ”，在 adder4 所在位 置找至U icon_xst_example.v 和 vio_xst_example.v文件并打开，将ICON和VIO核的模块例化语

7、句加到 adder4.v 相应的位置，并进行修改，最后得到的代码如下：module adder4（cout,sum）;output3:0 sum;output cout;wire 3:0 in a,i nb;wire cin;wire 35:0 con trolO;wire 13:0 async_in;wire 8:0 asyn c_out;icon i_ic on(.co ntrol0(c on trol0);vio i_vio(.con trol(c on trol0),.async_in(async_in),.asyn c_out(as yn c_out);assig n async_i

8、n 3:0=in a3:0;assig n async_in 7:4=in b3:0;assig n async_in 8=ci n;assig n async_in 12:9=sum3:0;assig n async_in 13=cout;assig n in a3:0=as yn c_out3:0;assig n in b3:0=as yn c_out7:4;assig n cin=asyn c_out8;assig n cout,sum=in a+i nb+ci n;en dmodulemodule icon(con trol0);output 35:0 con trol0;en dmo

9、dulemodule vio(con trol,async_in,async_out);in put35:0 con trol;in put13:0 asy nc_in;output 8:0 asyn c_out;en dmodule“adder4.v, ”在进行保存，然后在ISE里进行综合，具体操作步骤：单击processes窗口中双击 “Sy nthesize XST如果综合没有出错，再实现，双击 “Impleme nt Design,最后生成 bit 文件，双击 “ Gen erate Programmi ng File”过程图为：在ChipScope里观测调试单击 “adder4.v在,Processes窗 口 中选择双击 “Analyze Design Using Chipscope进入ChipScope Pro Analyzer窗口，点击图标检查连接情况，然后 下载bit文件。由于我们没有板子只能做到这一步了。五、总结与体会通过这学期对FPGA应用技术的学习，我对FPGA这项技术也有了一定的了 解。最后通过这个大作业也是我对整个的设计