静电放电ESD保护的详解x

1、MeiWei 81 重点借鉴文档】 静电放电（ ESD）保护的详解 先来谈静电放电 （ESD:ElectrostaticDischarge） 是什么？ 这应该是造成所有电子元器件或集成电路系统造成过度电应力 破坏的主要元凶。 因为静电通常瞬间电压非常高 （几千伏 ），所 以这种损伤是毁灭性和永久性的， 会造成电路直接烧毁。 所以预 防静电损伤是所有 IC 设计和制造的头号难题。 静电，通常都是人为产生的，如生产、组装、测试、存放、 搬运等过程中都有可能使得静电累积在人体、 仪器或设备中， 甚 至元器件本身也会累积静电， 当人们在不知情的情况下使这些带 电的物体接触就会形成放电路径， 瞬间使得电

2、子元件或系统遭到 静电放电的损坏 （ 这就是为什么以前修电脑都必须要配戴静电环 托在工作桌上，防止人体的静电损伤芯片 ） ，如同云层中储存的 电荷瞬间击穿云层产生剧烈的闪电， 会把大地劈开一样， 而且通 常都是在雨天来临之际，因为空气湿度大易形成导电通到。 那么，如何防止静电放电损伤呢？ 首先当然改变坏境从源头 减少静电 （比如减少摩擦、少穿羊毛类毛衣、 控制空气温湿度等 ）， 当然这不是我们今天讨论的重点。 如何在电路里面涉及保护电路， 当外界有静电的时候我们的 电子元器件或系统能够自我保护避免被静电损坏（ 其实就是安装 一个避雷针 ） 。这也是很多 IC 设计和制造业者的头号难题， 很多

3、公司有专门设计 ESD的团队，今天我就和大家从最基本的理论讲 起逐步讲解 ESD保护的原理及注意点， 你会发现前面讲的 PN结/ 二极管、三极管、 MOS管、 snap-back 全都用上了。 以前的专题讲解 PN结二极管理论的时候，就讲过二极管有 一个特性： 正向导通反向截止， 而且反偏电压继续增加会发生雪 崩击穿而导通，我们称之为钳位二极管 （Clamp） 。这正是我们设 计静电保护所需要的理论基础， 我们就是利用这个反向截止特性 让这个旁路在正常工作时处于断开状态， 而外界有静电的时候这 个旁路二极管发生雪崩击穿而形成旁路通路保护了内部电路或 者栅极 （是不是类似家里水槽有个溢水口，防止

4、水龙头忘关了导 致整个卫生间水灾 ） 。 那么问题来了，这个击穿了这个保护电路是不是就彻底死 了？难道是一次性的？答案当然不是 。 PN结的击穿分两种，分 别是电击穿和热击穿， 电击穿指的是雪崩击穿 （低浓度 ）和齐纳击 MeiWei_81 重点借鉴文档】 【MeiWei_81 重点借鉴文档】 穿(高浓度 ) ，而这个电击穿主要是载流子碰撞电离产生新的电子 - 空穴对 (electron-hole) ，所以它是可恢复的。 但是热击穿是不 可恢复的， 因为热量聚集导致硅 (Si) 被熔融烧毁了。 所以我们需 要控制在导通的瞬间控制电流， 一般会在保护二极管再串联一个 高电阻， 另外，大家是不是可

5、以举一反三理解为什么 ESD的区域是不 能 formSilicide 的？ 还有给大家一个理论， ESD通常都是在芯 片输入端的 Pad 旁边，不能在芯片里面， 因为我们总是希望外界 的静电需要第一时间泄放掉吧，放在里面会有延迟的 ( 关注我前 面解剖的那个芯片 PAD旁边都有二极管。甚至有放两级 ESD的， 达到双重保护的目的。 在讲 ESD的原理和 Process 之前，我们先讲下 ESD的标准以 及测试方法，根据静电的产生方式以及对电路的损伤模式不同通 常分为四种测试方式 ：人体放电模式 (HBM:Human-BodRModel、) 机器放电模式 (MachineModel) 、元件充电

6、模式 (CDM:Charge-DeviceModel) 、电场感应模式 (FIM:Field-InducedModel) ，但是业界通常使用前两种模式来测 试(HBM,MM。) 1、人体放电模式 (HBM)：当然就是人体摩擦产生了电荷突然碰到 芯片释放的电荷导致芯片烧毁击穿， 秋天和别人触碰经常触电就 是这个原因。业界对 HBM的 ESD标准也有迹可循 (MIL-STD-883Cmethod3015.7 ，等效人体电容为 100pF，等效人 体电阻为 1.5Kohm)，或者国际电子工业标准 (EIA/JESD22-A114-A) 也有规定，看你要 follow 哪一份了。如果是 MIL-STD

7、-883Cmethod3015.7，它规定小于 2kV 的则为 Class-1 ， 在 2kV4kV的为 class-2 ，4kV16kV 的为 class-3 。 2、机器放电模式 (MM)：当然就是机器 (如 robot) 移动产生的静 电触碰芯片时由 pin 脚释放，次标准为 EIAJ-IC-121method20( 或 者标准 EIA/JESD22-A115-A) ，等效机器电阻为 0( 因为金属 ) ，电 容依旧为 100pF。由于机器是金属且电阻为 0，所以放电时间很 短，几乎是 ms或者 us 之间。但是更重要的问题是，由于等效电 阻为 0，所以电流很大，所以即使是 200V的

8、MM放电也比 2kV 的 MeiWei_81 重点借鉴文档】 MeiWei 81 重点借鉴文档】 HBM放电的危害大。而且机器本身由于有很多导线互相会产生耦 合作用，所以电流会随时间变化而干扰变化。 ESD的测试方法类似 FAB里面的 GOI 测试，指定 pin 之后先 给他一个 ESD电压， 持续一段时间后 ，然后再回来测试电性看看 是否损坏， 没问题再去加一个 step 的 ESD电压再持续一段时间， 再测电性， 如此反复直至击穿， 此时的击穿电压为 ESD击穿的临 界电压 (ESDfailurethresholdVoltage) 。通常我们都是给电路打 三次电压 (3zaps) ，为了降

9、低测试周期，通常起始电压用标准电 压的 70%ESDthreshold，每个 step 可以根据需要自己调整 50V 或者 100V。 (1).Stressnumber=3Zaps.(5Zaps,theworstcase) (2).Stressstep VESD=50V(100V)forVZAP1000V (3).StartingVZAP=70%ofaveragedESDfailurethreshold(VESD) 另外，因为每个 chip 的 pin 脚很多，你是一个个 pin 测试 还是组合 pin 测试，所以会分为几种组合： I/O-pin 测试 (InputandOutputpins)

10、 、pin-to-pin 测试、 Vdd-Vss 测试( 输入 端到输出端 ) 、 Analog-pin 。 1.I/Opins ：就是分别对 input-pin 和 output-pin 做 ESD测试， 而且电荷有正负之分，所以有四种组合： input+ 正电荷、 input+ 负电荷、 output+ 正电荷、 output+ 负电荷。测试 input 时候，则 output 和其他 pin 全部浮接 (floating) ，反之亦然。 2. pin-to-pin 测试 : 静电放电发生在 pin-to-pin 之间形成回路， 但是如果要每每两个脚测试组合太多， 因为任何的 I/O 给电

11、压之 后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整 个电路供电，所以改良版则用某一 I/O-pin 加正或负的 ESD电压， 其他所有 I/O 一起接地，但是输入和输出同时浮接 (Floating) 。 MeiWei_81 重点借鉴文档】 MeiWei 81 重点借鉴文档】 3、Vdd-Vss 之间静电放电： 只需要把 Vdd和 Vss 接起来，所有 的 I/O 全部浮接 (floating) ，这样给静电让他穿过 Vdd与 Vss 之 间。 4、Analog-pin 放电测试： 因为模拟电路很多差分比对 (DifferentialPair) 或者运算放大器 (OPAMP都)

12、是有两个输入端 的，防止一个损坏导致差分比对或运算失效，所以需要单独做 ESD测试，当然就是只针对这两个 pin ，其他 pin 全部浮接 (floating) 。 ESD的原理和测试部分就讲到这里了，下面接着讲Process 和设计上的 factor 随着摩尔定律的进一步缩小， 器件尺寸越来越小， 结深越来 越浅，GOR越来越薄， 所以静电击穿越来越容易， 而且在 Advance 制程里面， Silicide 引入也会让静电击穿变得更加尖锐，所以 几乎所有的芯片设计都要克服静电击穿问题。 静电放电保护可以从 FAB端的 Process 解决，也可以从 IC 设计端的 LaRout 来设计 ，

13、所以你会看到 Prcess 有一个 ESD的 optionlaRer ，或者 Designrule 里面有 ESD的设计规则可供客户 选择等等。当然有些客户也会自己根据SPICEmodel的电性通过 laRout 来设计 ESD。 1、制程上的 ESD：要么改变 PN结，要么改变 PN结的负载电阻， 而改变 PN结只能靠 ESD_IMP了，而改变与 PN结的负载电阻， 就 是用 non-silicide 或者串联电阻的方法了。 1) Source/Drain 的 ESDimplant ：因为我们的 LDD结构在 gatepolR 两边很容易形成两个浅结，而这个浅结的尖角电场比 较集中，而且因为

14、是浅结，所以它与 Gate 比较近，所以受 Gate 的末端电场影响比较大， 所以这样的 LDD尖角在耐 ESD放电的能 力是比较差的 (4kV) 。但是这样的话这个额外的 MOS的 MeiWei_81 重点借鉴文档】 【MeiWei_81 重点借鉴文档】 Gate 就必须很长防止穿通 (punchthrough) ，而且因为器件不一 样了，所以需要单独提取器件的 SPICEModel。 2) 接触孔 (contact) 的 ESDimplant ：在 LDD器件的 N+漏极的孔下 面打一个 P+的硼，而且深度要超过 N+漏极(drain) 的深度， 这样 就可以让原来 Drain 的击穿电压

15、降低 (8V-6V) ，所以可以在 LDD 尖角发生击穿之前先从 Drain 击穿导走从而保护 Drain 和 Gate 的击穿。所以这样的设计能够保持器件尺寸不变， 且 MOS结构没 有改变，故不需要重新提取 SPICEmodel。当然这种智能用于 non-silicide 制程，否则 contact 你也打不进去 implant 。 3) SAB(SAlicideBlock) ：一般我们为了降低 MOS的互连电容， 我 们会使用 silicide/SAlicide 制程，但是这样器件如果工作在输 出端，我们的器件负载电阻变低， 外界 ESD电压将会全部加载在 LDD和 Gate 结构之间很

16、容易击穿损伤，所以在输出级的MOS的 Silicide/Salicide 我们通常会用 SAB(SAlicideBlock) 光罩挡 住 RPO，不要形成 silicide ，增加一个 photolaRer 成本增加， 但是 ESD电压可以从 1kV 提高到 4kV。 4) 串联电阻法： 这种方法不用增加光罩，应该是最省钱的了，原 理有点类似第三种 (SAB) 增加电阻法，我就故意给他串联一个电 阻(比如 Rs_NW，或者 HiR，等 ) ，这样也达到了 SAB的方法。 2、设计上的 ESD：这就完全靠设计者的功夫了，有些公司在设 计规则就已经提供给客户 solution 了，客户只要照着画就

17、行了， 有些没有的则只能靠客户自己的 designer 了，很多设计规则都 是写着这个只是 guideline/reference ，不是 guarantee 的。一 般都是把 Gate/Source/Bulk 短接在一起，把 Drain 结在 I/O 端 承受 ESD的浪涌 (surge) 电压， NMOS称之为 GGNMOS(Gate-GroundedNMO，SP) MOS称之为 GDPMOS(Gate-to-DrainPMOS。) 以 NMOS为例， 原理都是 Gate 关闭状态， Source/Bulk 的 PN 结本来是短接 0 偏的，当 I/O 端有大电压时，则 Drain/Bul

18、kPN 结雪崩击穿，瞬间 bulk 有大电流与衬底电阻形成压差导致 Bulk/Source 的 PN正偏，所以这个 MOS的寄生横向 NPN管进入 MeiWei_81 重点借鉴文档】 MeiWei 81 重点借鉴文档】 放大区 ( 发射结正偏 , 集电结反偏 ) ，所以呈现 Snap-Back 特性， 起到保护作用。 PMOS同理推导。 这个原理看起来简单， 但是设计的精髓 (know-how) 是什么？ 怎么触发 BJT？怎么维持 Snap-back ？怎么撑到 HBM2KVor4K？V 如何触发？必须有足够大的衬底电流， 所以后来发展到了现 在普遍采用的多指交叉并联结构 (multi-fi

19、nger) 。但是这种结构 主要技术问题是基区宽度增加，放大系数减小，所以 Snap-back 不容易开启。 而且随着 finger 数量增多， 会导致每个 finger 之 间的均匀开启变得很困难，这也是 ESD设计的瓶颈所在。 如果要改变这种问题， 大概有两种做法 ( 因为 triger 的是电 压，改善电压要么是电阻要么是电流 ) ：1、利用 SAB(SAlicide-Block) 在 I/O 的 Drain 上形成一个高阻的 non-Silicide 区域，使得漏极方块电阻增大，而使得 ESD电流 分布更均匀，从而提高泄放能力； 2、增加一道 P-ESD(Inner-Pickupimp

20、 ，类似上面的接触孔 P+ESDimp)，在 N+Drain 下面打一个 P+，降低 Drain 的雪崩击穿电压， 更早有比 较多的雪崩击穿电流 ( 详见文献论 文 :InnerPickuponESDofmulti-fingerNMOS.pdf)。 对于 Snap-back 的 ESD有两个小常识要跟大家分享一下： 1)NMOS我们通常都能看到比较好的 Snap-back 特性，但是实际 上 PMOS很难有 snap-back 特性，而且 PMOS耐 ESD的特性普遍比 NMOS好，这个道理同 HCI 效应，主要是因为 NMOS击穿时候产生 的是电子，迁移率很大，所以 Isub 很大容易使得

21、Bulk/Source 正向导通，但是 PMOS就难咯。 2)Trigger 电压/Hold 电压 :Trigger 电压当然就是之前将的 snap-back 的第一个拐点 (Knee-point) ，寄生 BJT 的击穿电压， 而且要介于 BVCEO与 BVCBO之间。而 Hold 电压就是要维持 Snap-back 持续 ON，但是又不能进入栅锁 (Latch-up) 状态，否则 就进入二次击穿 (热击穿 )而损坏了。还有个概念就是二次击穿电 流，就是进入 Latch-up 之后 I2RR 热量骤增导致硅融化了，而 这个就是要限流，可以通过控制 W/L，或者增加一个限流高阻， 最简单最常用

22、的方法是拉大 Drain 的距离 / 拉大 SAB的距离 (ESDrule 的普遍做法 ) 。 MeiWei_81 重点借鉴文档】 【MeiWei_81 重点借鉴文档】 3、栅极耦合 (Gate-Couple)ESD 技术：我们刚刚讲过， Multi-finger 的 ESD设计的瓶颈是开启的均匀性， 假设有 10 只 finger ，而在 ESD放电发生时， 这 10 支 finger 并不一定会同时 导通(一般是因 Breakdown而导通) ，常见到只有 2-3 支 finger 会先导通，这是因布局上无法使每 finger 的相对位置及拉线方 向完全相同所致，这 23支 finger 一导通， ESD电流便集中流 向这 23 支的 finger ，而其它的 finger 仍是保持关闭的，所以 其 ESD防护能力等效于只有 23 支