数字频率计论文基于FPGA的频率测量仪的设计

1、 毕 业 设 计（论 文） 设计(论文)题目： 基于fpga的频率测量仪的设计 金陵科技学院学士学位论文 目录目 录摘 要iiabstractiii1 绪 论12 相关技术综述3 2.1fpga.3 2.2 vhdl .3 2.3 eda .4 2.4 quartus.43 系统整体设计7 3.1设计要求. 7 3.2系统设计原理.7 3.3系统单元模块划分.84 系统各个模块设计及仿真9 4.1系统各个模块.94.1.1 分频器模块设计及仿真94.1.2 闸门选择器模块设计及仿真104.1.3 门控电路模块设计及仿真124.1.4 计数器模块设计及仿真134.1.5 锁存器模块设计及仿真16

2、4.1.6 译码显示器模块设计及仿真184.2 顶层文件20 4.2.1顶层文件原理图.20 4.2.2顶层文件仿真图.21结 论22参考文献23附 录. 24致 谢 39iv金陵科技学院学士学位论文 摘要基于fpga的频率测量仪的设计摘 要本文介绍了基于fpga的数字频率计的设计方法。设计采用硬件描述语言vhdl进行编程，并在软件平台quartus7.2上完成部分功能，让该频率计可以在较高的时钟频率下正常工作。该数字频率计采用测频的方法能基本测量1hz到10mhz之间的信号。我在设计时设计类六个模块，执行不同的功能，然后利用这六个模块，综合成一顶层文件，来实现频率计的功能设计，并且使用仿真软

3、件quartus7.2对各个模块的vhdl程序和顶层做了仿真。关键词: vhdl，数字频率计，fpga ，quartus7.2金陵科技学院学士学位论文 abstractdesign of frequency measuring instrument based on fpgaabstractit is introduced in this paper that the design method of digital frequency meter based on fpga , which use hardware description language-vhdl in software

4、development platform quartus7.2 and word in relatively high-speed clock .the frequency meter uses the method of frequency measurement ,which could accurately measure the frequency of signals from 1hz to 10mhz. i design six modules in the design, perform different functions ,then using these six modu

5、les, integrated into a top-level files, to realize the function of the design frequency, this system uses the simulation tool quartus7.2 to run and debug the vhdl program.keywords: vhdl, frequency measurement ,digital frequency meter，fpga ，quartus7.2金陵科技学院学士学位论文 第1章 绪论1 绪 论1.1研究背景：频率测量仪是一种应用非常广泛的电子测

6、量仪器，近年来随着科技发展频率测量仪被广泛应用于各个领域。频率测量仪是一种基础测量仪器，目前已有30年的历史。人们衡量频率测量仪的标准是测量的范围以及测量的精度。如今技术发展飞快，基本技术已经应用完善，应用现代技术我们可以轻松扩展频率测量仪的测频上限。对于电子技术来说，虽然我国发展迅速，但就整体来讲我国与西方国家的差距还是很大的，我们必须更加重视这个现状，努力学习和研究电子技术，学习国外先进文化，才有可能超越他们成为科技强国。1.2研究现状：随着科学技术的发展，我们对频率测量仪的要求也越来越高。现在频率测量仪使用操作方便，量程宽，可靠性能高，价格低，分辨率高，精度高，稳定度高，测量速率高；除通

7、常通用计数器所具有的功能外，还有数据处理功能，时域分析功能，电压测量等其他功能。这些要求有的已经实现或者部分实现，但要真正实现这些目标，还有许多工作要做，而不是表面看来似乎发展到头了。由于计算机技术的发展，频率测量仪设计技术也不断地进步，灵敏度不断提高，频率范围不断扩大，功能不断地增加。为了能正确地测量不同类型的信号，必须了解待测信号特性以及各种频率测量仪器的性能和优缺点。1.3发展趋势：数字电路技术的进步，使系统设计人员可以在更小的空间实现更多的功能，提高了系统可靠性和速度。如今，频率测量仪已经不单是测量信号频率的装置了，还可以用它测量方波脉冲的脉宽。在人们的生活中频率计也发挥着越来越重要的

8、作用。在以后的生活中它将更广泛的用于各个领域，而且更加精确测量范围更广。顺应电子技术的发展趋势，可编程逻辑器件和eda 技术使设计方法发生了质的变化。把以前“电路设计+硬件搭试+调试焊接”转化为“功能设计+软件模拟+仿真下载”。利用eda 开发工具，采用可编程逻辑器件cpldfpga 使硬件的功能可通过编程来实现，这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维，实现多种复杂数字逻辑系统的功能，将原来由电路板设计完成的工作放到芯片的设计中进行，减少了连线和体积，提高了集成度，降低了干扰，大大减轻了电路设计和pcb设计的工作量和难度，增强了设计的灵活性，有效地提高了工作效率，增

9、加了系统的可靠性和稳定性，提高了技术指标。近年来随着科技的飞速发展，fpga的应用正在不断地走向深入，在很多领域中fpga往往是作为一个核心来使用。而且fpga的应用也越来越频繁越来越方便。1.4研究目的和意义目的：我们要能熟练运用fpga技术、vhdl编程语言以及电路电子知识，设计出综合的数字系统，进一步理解电子设计自动化eda技术。并且能够利用vhdl语言，在quartusii开发环境中编程、调试、仿真、并能将程序下载到fpga中，并结合辅助电路，来完成频率测量仪的设计。通过本课题的设计，能够培养我们综合运用知识的能力，实践应用的能力，分析问题与解决问题的能力，激发我们的创新精神。意义：频

10、率测量仪是计算机、广播等通讯设备、音频视频等科研生产领域不可缺少的测量仪器。因此，频率的测量以及测量的精度是否高就显得更为重要。在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得尤为重要。测量频率的方法有多种，其中频率测量仪具有使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。如今频率测量仪在电子测量、航海、军事、探测、等众多领域都得到了应用。1.5研究内容和要求1. 编程时用硬件描述语言vhdl语言来实现频率测量仪功能，使其能计算出某一段时间内的待测信号的脉冲个数，并且能够通过数码管显示出来。2.

11、之后在quartusii7.2中进行vhdl程序的编译调试、功能仿真与时序仿真，来验证频率测量仪逻辑功能的正确性。在仿真通过后 42金陵科技学院学士学位论文 第2章相关技术综述2 相关技术综述2.1 fpga（可编程逻辑器件）fpga（fieldprogrammable gate array），即现场可编程门阵列，它是在pal、gal、cpld等可编程器件的基础上进一步发展的产物8。我们认为，基于eda技术的fpga/cpld器件的开发应用可以从根本上解决mcu所遇到的问题。与mcu相比，fpga/cpld的优势是多方面的和根本性的:(1).编程方式简便、先进。fpga产品越来越多地采用了先进

12、的 ieee1149.1边界扫描测试(bst)技术(由联合测试行动小组，jtag开发)和 isp(在系统配置编程方式)。在+5 v工作电平下可随时对正在工作的系统上的 fpga进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串行编程，对于sram结构的fpga，其下载编程次数几乎没有限制(如altera公司的flexiok系列)。这种编程方式可轻易地实现红外编程、超声编程或无线编程，或通过电话线远程在线编程。这些功能在工控、智能仪器仪表、通讯和军事上有特殊用途。(2).高速。fpga的时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。(3).高可

13、靠性。在高可靠应用领域，mcu的缺憾为fpga的应用留下了很大的用武之地。除了不存在mcu所特有的复位不可靠与pc可能跑飞等固有缺陷外，fpga的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小了体积，易于管理和屏蔽。(4).开发工具和设计语言标准化，开发周期短。由于fpga/cpld的集成规模非常大，集成度可达数百万门14。因此，fpga的设计开发必须利用功能强大的eda工具，通过符合国际标准的硬件描述语言(如vhdl或 verilog-hdl)来进行电子系统设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用的fpga器件的硬件结构没有关系，所以设计成

14、功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任何型号的fpga中，由此还可以以知识产权的方式得到确认，并被注册成为所谓的ip芯核，从而使得片上系统的产品设计效率大幅度提高。由于相应的eda软件功能完善而强大，仿真方式便捷而实时，开发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场的最宝贵的特征。美国ti公司认为，一个asic 80 %的功能可用ip芯核等现成逻辑合成。eda专家预言，未来的大系统的fpga 设计仅仅是各类再应用逻辑与ip芯核的拼装，其设计周期最少仅数分钟。(5).功能强大，应用广阔。目前，fpga可供选择范

15、围很大，可根据不同的应用选用不同容量的芯片。利用它们可实现几乎任何形式的数字电路或数字系统的设计。随着这类器件的广泛应用和成本的大幅度下降，fpga在系统中的直接应用率正直逼asic的开发。同时，fpga设计方法也有其局限性。这主要体现在以下几点:(1).fpga设计软件一般需要对电路进行逻辑综合优化(logic synthesis & optimization)，以得到易于实现的结果，因此，最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。从而使传统设计方法中经常采用的一些电路形式(特别是一些异步时序电路)在fpga/cpld设计方法中并不适用。这就要求设计人员更加了解fpga/cp

16、ld设计软件的特点，才能得到优化的设计。(2).fpga一般采用查找表(lut)结构(xilinx), and-or结构(altera)或多路选择器结构(actel)，这些结构的优点是可编程性，缺点是时延过大，造成原始设计中同步信号之间发生时序偏移。同时，如果电路较大，需要经过划分才能实现，由于引出端的延迟时间，更加大了延迟时间和时序偏移。时延问题是 asic设计当中常见的问题，要精确地控制电路的时延是非常困难的，特别是在像fpga/cpld这样的可编程逻辑当中。(3).fpga的容量和i/o数目都是有限的，因此，一个较大的电路必须经过逻辑划分(logic partition)才能用多个fpg

17、a芯片实现，划分算法的优劣直接影响设计的性能。(4).由于目标系统的pcb板的修改代价很高，用户一般希望能够在固定引出端分配的前提下对电路进行修改。但在芯片利用率提高，或者芯片i/o引出端很多的情况下，微小的修改往往会降低芯片的布通率。(5).早期的fpga芯片不能实现内存、模拟电路等一些特殊形式的电路。最新的一些fpga产品集成了通用的ram结构。但这种结构要么利用率不高，要么不完全符合设计者的需要。这种矛盾来自于fpga本身的结构局限性，短期内很难得到很好的解决。(6).尽管fpga实现了asic设计的硬件仿真，但是由于fpga和门阵列、标准单元等传统asic形式的延时特性不尽相同，在将f

18、pga设计转向其它 asic设计时，仍然存在由于延时不匹配造成设计失败的可能性。针对这个问题，国际上出现了用fpga数组对asic进行硬件仿真的系统(如quickturn公司的硬件仿真系统)。这种专用的硬件仿真系统利用软硬件结合的方法，用 fpga数组实现了asic快速原型，接入系统进行测试。该系统可以接受指定的测试点，在fpga数组中可以直接观测(就像软件模拟中一样)，所以大大提高了仿真的准确性和效率。2.2vhdl（硬件描述语言）vhdl是硬件描述语言的一种，对系统硬件的描述功能很强而语法又比较简单。因为vhdl具有强大的行为描述能力，使得设计者可以不懂硬件的结构，只需进行电子系统的设计和

19、性能优化3；方便逻辑仿真与调试。目前，vhdl作为ieee的工业标准硬件描述语言，得到众多eda公司的支持，在电子工程领域已经成为事实上通用硬件描述语言。vhdl语言与其它hdl语言相比有一些自己的特色，下面作一简要说明。(1)设计功能强、方法灵活、支持广泛。vdhl语言可以支持自上而下 ( top_down)的设计方法，它具有功能强大的语言结构，可用简洁明确的代码描述来进行复杂控制逻辑的设计，可以支持同步电路、异步电路、以及其它随机电路的设计5。其范围之广是其它hdl语言所不能比拟的。此外，vhdl语言可以自定义数据类型，这也给编程人员带来了较大的自由和方便。(2)系统硬件描述能力强。vhd

20、l语言具有多层次的设计描述功能，可以从系统的数学模型直到门级电路，支持设计库和可重复使用的组件生成，它支持阶层设计且提供模块设计的创建10。vhdl语言能进行系统级的硬件描述是它的一个最突出的优点。(3)可以进行与工艺无关编程。vhdl语言设计系统硬件时，没有嵌入描述与工艺相关的信息，不会因为工艺变化而使描述过时。与工艺技术有关的参数可通过vhdl提供的类属加以描述，工艺改变时，只需修改相应程序中的类属参数即可。(4)vhdl语言标准、规范，易于共享和复用12。vhdl既是ieee承认的标准，故vhdl的设计描述可以被不同的eda设计工具所支持。从一个仿真工具移植到另一个仿真工具，从一个综合工

21、具移植到另一个综合工具，从一个工作平台移植到另一个工作平台去执行。这意味着同一个vhdl设计描述可以在不同的设计项目中采用，方便了设计成果的设计和交流。另外，vhdl语言的语法比较规范，从而其可读性比较好，给阅读和使用都带来了极大的好处。(5)方便asic移植。vhdl语言的效率之一，就是如果你的设计是被综合到一个 cpld或fpga的话，则可以使你设计的产品以最快速度上市。当产品的产量达到相当的数量时，采用vhdl进行的设计可以很容易转成用专用集成电路(asic)来实现，仅仅需要更换不同的库重新进行综合。由于vhdl是一个成熟的定义型语言，可以确保asic厂商交付优良质量的器件产品。此外，由

22、于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原来的vhdl代码。2.3 eda技术eda是电子设计自动化（electronic design automation）的缩写，在20世纪90年代初从计算机辅助设计（cad）、计算机辅助制造（cam）、计算机辅助测试（cat）和计算机辅助工程（cae）的概念发展而来的4。eda技术就是以计算机为工具，设计者在eda软件平台上，用硬件描述语言vhdl完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。eda技术是以计算机为工具完成数字系统的逻辑综合、布

23、局布线和设计仿真等工作。电路设计者只需要完成对系统功能的描述，就可以由计算机软件进行系统处理，最后得到设计结果，并且修改设计方案如同修改软件一样方便。利用eda工具可以极大地提高设计效率15。利用硬件描述语言编程来表示逻辑器件及系统硬件的功能和行为，是eda设计方法的一个重要特征。eda技术在现在使用时越来越广泛，学习eda也是刻不容缓。2.4 quartus iiquartusii是altera提供的fpga/cpld开发集成环境，altera是世界上最大的可编程逻辑器件供应商之一。quartusii在21世纪初推出，是altera前一代fpga/cpld集成开发环境max+plusii的更

24、新换代产品，其界面友好，使用便捷。它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。altera的quartusii提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（sopc）设计的综合性环境和sopc开发的基本设计工具，并为altera dsp开发包进行系统模型设计提供了集成组合环境。quartusii设计工具完全支持vhdl、verilog的设计流程，其内部嵌有vhdl、verilog逻辑综合器。quartusii也可利用第三方的综合工具。同样，quartusii具备仿真功能，同时也支持第三方的仿真工具，如modelsim。此外，

25、quartusii与matlab和dsp builder结合，可以进行基于fpga的dsp系统开发和数字通信模块的开发。quartusii包括模块化的编译器。编译器包括的功能模块有分析/综合器（analsis & synthesis）、适配器（fitter）、装配器（assembler）、时序分析器（timing analyzer）、设计辅助模块（design assistant）、eda网表文件生成器（eda netlist writer）、编辑数据接口（compiler database interface）等。可以通过选择start compilation来运行所有的编译器模块，也可以通

26、过选择start单独运行各个模块。还可以通过选择compiler tool（tools菜单），在compiler tool窗口中运行该模块来启动编译器模块。在compiler tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。此外，quartusii还包含许多十分有用的lpm（library of parameterized modules）模块，它们是复杂或高级系统构建的重要组成部分，在sopc设计中被大量使用，也可以与quartusii普通设计文件一起使用。altera提供的lpm函数均基于altera器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以

27、使用一些altera特定器件的硬件功能，如各类片上存储器、dsp模块、lvds驱动器、pll以及serdes和ddio电路模块等。quartusii编译器支持的硬件描述语言有vhdl(支持vhdl87及vhdl97标准)、verilog hdl及ahdl(altera hdl)。quartusii支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件）进行调用，从而解决了原理图与hdl混合输入设计的问题。在设计输入之后，quartusii的编译器将给出设计输入的错误报告。可以使用quartusii带有的rtl viewer观察综合后的rtl图。金陵科技学院学士学位论

28、文 第3章 系统整体设计3 系统整体设计 3.1 系统整体设计要求1、测试频率范围为：10hz100mhz 的方波2、显示工作方式：a、用六位bcd七段数码管显示读数。 b、能够实现对高位无意义零的消隐。 3.2 系统设计原理【2】所谓“频率”，其实就是周期性信号在单位时间(1秒)内变化的次数。如果在一定的时间间隔t内计数，计算可得某周期性信号的重复变化次数为n，则该信号的频率可表达为：f = n / t .基于这一频率测量的原理我们可以使用某一单位时间内对被测信号脉冲频率进行计数的方法来求得对该信号的频率测量,并且要使测量结果尽量精确无误。具体的实现过程简述如下: 首先，我们要将被测信号(方

29、波)加到闸门的输入端。由一个高稳定的石英振荡器和一系列数字分频器组成了时基信号发生器，它输出时间基准(或频率基准)信号去控制门控电路形成门控信号，门控信号的作用时间t是非常准确的(由石英振荡器决定)。门控信号控制闸门的开与闭，只有在闸门开通的时间内，方波脉冲才能通过闸门成为被计数的脉冲由计数器计数。闸门开通的时间称为闸门时间，其长度等于门控信号作用时间t。比如，时间基准信号的重复周期为1s，加到闸门的门控信号作用时间t亦准确地等于1s，即闸门的开通时间“闸门时间”为1s。在这一段时间内，如果计数器计得n=100000个数，根据公式f = n / t，那么被测频率就是100000hz。如果计数式

30、频率计的显示器单位为“khz”，则显示100.000khz，即小数点定位在第三位。不难设想，若将闸门时间设为t=0.1s，则计数值为10000，这时，显示器的小数点只要根据闸门时间t的改变也随之自动往右移动一位(自动定位)，那么，显示的结果为100.00khz。在计数式数字频率计中，通过选择不同的闸门时间，可以改变频率计的测量范围和测量精度。这就是我的数字频率计的设计原理。原来框图如下图所示。时基产生与测频时序控制电路待测信号脉冲计数电路锁存与译码显示电路enclrclk1kq0:23z10:6z20:6z30:6z40:6待测信号clk标准时钟clk in in图3.1 数字频率计的组成框图

31、3.3 系统单元模块划分1）分频器，分频器用于较高频率的时钟进行分频操作，得到较低频率的信号在该模块中我们要将输入信号分别分频到4个不同的频率段。即将产生用于计数控制的时钟分别为1hz，10hz，100hz脉冲和1khz的用于七段显示数码管扫描显示的扫描信号。这是整个设计的基础模块，我们必须要完成这个模块的设计。2）闸门选择器，当上一个模块的信号输入后，用于选择不同的闸门时间以及产生后续的小数点的显示位置。这个模块的设计可以将该频率测量仪分成几个测量档，对不同频率范围的频率能够进行更精确的测量，使测量结果更加准确。3）门控电路，该模块可以产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。

32、该模块与计数器模块和锁存器模块共同作用后，可以产生清零，计数，锁存等功能。这个模块的成功运行也对整个设计起着至关重要的作用。如果这个模块设计不好或出错，那么频率的测量就会产生很大的误差。4）计数器，该模块能够用于对输入的待测信号进行脉冲计数，使其能够将所测得的脉冲计数正确的输出。这是整个设计中必不可少的环节。5）锁存器，该模块能够用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。对整个模块的设计也是非常重要。设计顶层模块时要将它与计数器模块相连接。6）译码显示，该模块能够用于产生使七段显示数码管的扫描数字显示、小数点显示的输出信号，同时

33、要能够对高位的无意义零进行消隐。是整个系统设计的最后环节。金陵科技学院学士学位论文 第4章 系统整体设计及波形仿真4 系统各个模块设计及波形仿真4.1 各个模块设计4.1.1分频器：将产生用于计数控制的时钟分别为1hz，10hz，100hz脉冲和1khz的用于七段显示数码管扫描显示的扫描信号，该电路将产生四个不同频率的信号输出（是为了测量不同频率段的频率的测量），因为电路板上给出了一个48mhz的晶振，所以我们只需要对48mhz的信号进行适当分频即可得到我们所需的四个不同频率的信号输出，我们设计一个输入为48mhz，有四个输出端分别为1hz，10hz和100hz，1khz的分频器。这个模块的主

34、要作用就是将输入信号分频到四个不同频率的信号输出。这是实现不同频率测量档的一个步骤也是最基础的一个步骤。图4.1 分频器生成的器件图4.2 分频器模块功能仿真图图4.3 分频器模块时序仿真图 由图4.1可以看出该模块有有一个输入端clk还有4个输出端口，分别是clkout1，clkout10，clkout100，clkout1k.由于分频太大无法显示仿真结果,若要看到仿真图则需要将它的分频减小。我将程序中clkout1, clkout10,clkout100 clkout1k,分别分频到8分频，6分频，4分频，2分频，由图可知clkout1, clkout10,clkout100 clkout

35、1k的周期分别是clk的8倍，6倍，4倍，2倍。所以仿真波形正确。4.1.2闸门选择器：用于选择不同的闸门时间以及产生后续的小数点的显示位置，在这个模块中我们有四个输出端和六个输入端，其中四个输出端中有一个是频率输出端，是通过三个闸门选择开关输入和三个输入频率决定的，另外三个输出端则是用来后面的小数点控制的，而六个输入端中的三个是上面分频器的三个输出1hz，10hz和100hz，另外三个是电路板上的拨动开关，用来选择闸门，控制输出。该模块主要是用来选择不同的闸门时间以及产生后续的小数点的显示位置。图4.4 闸门选择器模块生成的器件图4.5闸门选择器模块功能仿真图图4.6 闸门选择器模块时序仿真

36、图由以上仿真波形可知，当se1，se10，se100，输入为100时，此时为频率测量的第一档，dp1,dp2,dp3分别为011，se1，se10，se100，输入为010时，此时为频率测量的第二档，dp1,dp2,dp3分别为101，se1， se10， se100，输入为001时，此时为频率测量的第三档，dp1,dp2,dp3分别为110。因为图中输入为010，所以fref与f10hz相同。该模块将频率的测量分为几个不同测量档，使其能够更准确的测量波形频率的大小。4.1.3门控电路：产生用于计数的使能控制信号，清零信号以及锁存器锁存信号，在此模块中有一个输入端和两个输出端，输入端为上面的闸

37、门选择器输出的频率，两个输出端分别为计数器是能控制信号（锁存器控制信号），和计数器清零信号。能够控制计数的开始和结束。在顶层模块中与下一个模块计数器模块相连接，实现其功能。该模块主要功能是产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。与下一个模块连接可以产生清零信号以及锁存器锁存信号。图4.7 门控电路模块生成的器件图4.8 门控电路模块功能仿真图图4.9 门控电路模块时序仿真图由该模块的功能可知，当输入信号为fref时，输出信号gat是它的2分频（这个设计是为了让测量的时间控制地更加精准，使效果更加明显），当输出信号gat输出波形后，如果输入信号 fref,输入信号gat的值都是0

38、时，输出的clr信号则为1，即当使能信号为无效0同时时钟为0时，对计数器清0.在其余情况下，输出信号clr输出都为0。由图4.9可知该模块仿真结果是正确的，能够实现其功能。4.1.4计数器：该模块用于对输入的待测信号进行脉冲计数，并将其计数输出，该模块实现的功能是对某一时间内的输入信号脉冲的计数，并且能够将正确的输出结果和溢出。该模块使用上面的门控信号产生的gat信号控制计数器的使能端，以实现计数器的定时计数。该模块是使用六个十进制计数器同步并联而成的，首先我们设计用于并联的十进制计数器。然后再将6个十进制计数器并联，产生该模块所需的计数器。如图4.10所示。该模块的主要功能是用于对输入的待测

39、信号进行脉冲计数，计数输出。图4.10.1 计数器模块器件内部结构图4.10.2 计数器模块生成的器件图4.11 计数器模块的功能仿真图图4.12 计数器模块的时序仿真图由该模块的功能及其仿真图可知，计数器中的数据应在0到9内循环，当数据未满9时，则进行加1计数。但是当数据计满后则重新回到0开始计数。而且当计数为9时（即计满时）能够产生进位信号，进位信号1有效。且当clr信号为1时数据清0.当xlxn-25产生进位信号时同步连接高位使能端，即xlxn-24开始循环计数。所以仿真结果可知该模块仿真是正确的。4.1.5锁存器：该模块主要用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记

40、忆显示，同时避免计数器清零信号对数据产生影响。由于前面的计数器的输出为六组四位二进制数和一个溢出信号，所以我们使用的锁存器也使用六个四位锁存器和一个一位锁存器。锁存器使用下降沿锁存，即当计数器的使能信号变为无效的一瞬间我们令锁存器将数据锁存。主要功能是用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。图4.13.1 锁存器模块器件内部结构图4.13.2 锁存器模块生成的器件图4.14 锁存器模块的功能仿真图图4.15 锁存器模块的时序仿真图由该模块的功能和仿真结果可知，在clk下降沿到达时，datain能够对xlxn21-25的信号进行

41、锁存。当xlxn21-25的输入为1111，0000，0000,0001,0000,0000时，datain的输出为111100000000000100000000。且overin为溢出信号，在clk下降沿到来时，锁存器对overin信号进行锁存。输出为overout信号。所以仿真正确，该模块能够实现对数据的锁存。4.1.6译码显示：该模块用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐，该模块实现的是对锁存器锁存的数据进行处理并显示输出，以及小数点的不同闸门的输出显示，以及电路板上七段显示译码管的扫描信号输出。其中对锁存数据的处理包括溢出有效时的数据

42、消除，和对高位无意义零的自动消隐。主要功能是用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐。图4.16.1译码显示模块器件内部结构图4.16.2译码显示模块生成的器件图4.17 译码显示模块功能仿真图图4.18 译码显示模块时序仿真图由该模块仿真图可知，当sel为011时为第一档时，令第四位的数码管的小数点点亮，其他的不亮。当sel为010时为第一档时，令第三位的数码管的小数点点亮，其他的不亮。当sel为001时为第一档时，令第二位的数码管的小数点点亮，其他的不亮。不符合这三项是无小数点。当接入1khz的时钟信号时， cnt进行循环计数，从000到1

43、01循环计数，计满则清0，并将cnt赋值给sel。未满时则加1计数。实现循环计数的功能。由该模块仿真图可知，该仿真结果正确，此时该模块能够显示我们所需的频率。4.2顶层文件：4.2.1 顶层文件原理图由该频率测量仪的功能要求，将以上六个模块连接成图4.19，以实现其频率测量及显示的功能。图4.19 顶层文件原理图4.2.2顶层文件仿真图图4.20 顶层文件功能仿真图图4.21 顶层文件时序仿真图由顶层文件的功能及其仿真结果可知，当输入信号sel0，sel1,sel2分别为1，0，1时且当sel 为010时，此时dp为0，即小数点点亮。因为信号nect接地，所以一直为0。所以由此可知该顶层模块的

44、仿真波形正确，能够正确的显示测量的频率。金陵科技学院学士学位论文 结论 结论在本次的毕业设计中我对数字频率计进行了系统的设计。首先我介绍了频率测量的一般方法，着重介绍数字测频原理，利用该数字测频原理，通过fpga运用vhdl编程，利用fpga(现场可编程门阵列)芯片设计了一个8位数字式频率计，该频率计的测量范围为10hz-100mhz,利用quartus 集成开发环境进行编辑、综合、波形仿真，并下载到硬件中，经实际电路测试，仿真和实验结果表明，该频率计有较高的实用性和可靠性，达到预期的结果。和传统的频率计相比，利用fpga设计的频率计简化了电路板设计，提高了系统设计的实用性和可靠性，实现数字系

45、统的软件化，这也是数字逻辑设计的趋势。在本次的毕业设计中，我学到了许多在课本上学不到知识，除了对相关的专业知识以及相关的实验操作进行了回顾，还有许多其他的意想不到的收获，而且在编写论文的过程中有的图示自己绘制的，这次学校的毕业设计不但让我对本专业的相关基础知识进行了很好的复习和更好的了解，还让我对书本上的比较死板的知识进行了更深的拓展和延伸，还有毕业设计不但锻炼了我的动手能力，同时也锻炼了我独立处理问题的能力，还让我知道想要做好一件事不能只靠自己，如果遇到不会不懂的东西要及时问老师和同学，要自己查阅相关资料，这样才能更快地将问题解决。其实我觉得觉得这次设计对我还是有一定困难的。首先，要靠完全靠

46、一个人编写程序那是不可能的，因为个人能力有限，还是很多地方不能独自完成，只有查找资料，无论从网上还是图书馆，都要找到对本设计有用的资料，但是网上的资料有很多是错的，书上也不是讲得很完整，所以还是得靠自己所学的知识，慢慢去修改，一次一次将做好的程序编译，直到没有错误为止，这是编程比较困难的地方，也是最重要的地方，我都克服了。其次就是仿真，刚开始的时候忘记时序仿真之前要进行全编译，所以老是会出现一个错误，刚开始问同学，都不知道为什么，后来自己查了资料过后，进行多次尝试，才得到了正确的时序仿真图；然后就是功能仿真，也是忘记在进行功能仿真之前要生成网表，仿真才不会出错。但是我知道，每次的错误对我都是一

47、种激励，都是一种提高，这样才会发现自己哪些地方做得不足，才慢慢去改正。然后就是顶层文件的设计，虽然编写好了程序，但是运行也会错误，原因就是不知道怎么把底层模块和顶层文件结合起来，再运行，所以才导致这样的错误。这让的毕业设计让我真正体会到了毕业设计同平时的课程设计是完全不同的，需要我们有非常清晰的设计思路，要知道从哪儿开始，这样才不会出现混乱的状况，也不会感觉大脑一片空白。对我而言，知识上的收获重要，精神上的丰收更加可喜。让我知道了学无止境的道理。我们每一个人永远不能满足于现有的成就，人生就像在爬山，一座山峰的后面还有更高的山峰在等着你。挫折是一份财富，经历是一份拥有。这次的毕业设计必将成为我人

48、生旅途上一个非常美好的回忆！这次的毕业设计也提高了我对我们专业的热情，让我觉得做好这件事业不是这么的难，这对我以后进入社会也是有很大的帮助的。金陵科技学院学士学位论文 参考文献参考文献1徐辉,王祖强,王照君.基于高速串行bcd码除法的数字频率计的设计j. 电子技术应用, 2002, 31(09) : 61672徐成,刘彦,李仁发,等.一种全同步数字频率测量方法的研究.电子技术应用j, 2004, 38 (12) : 433侯伯亨,顾新.vhdl 硬件描述语言与数字逻辑电路设计(第3版) m .西安: 西安电子科技大学出版社,19994 雷伏容，李俊，尹霞eda技术与vhdl程序开发基础教程m北

49、京：清华大学出版社，20105 （美）罗斯 著数字系统设计与vhdlm金明录，刘倩 译北京：电子工业出版社，20056魏忠,蔡勇,雷红卫.嵌入式开发详解m.电子工业出版社7马忠梅.单片机的c语言应用程序设计m.北京航空航天大学出版社.8 王开军，姜宇柏面向cpld/fpga的vhdl设计m北京：机械工业出版社，20069常青,陈辉煌.可编程专用集成电路及其应用与设计实践j.国防工业出版社.10王金明,杨吉斌.数字系统设计与vhdlm.北京:电子工业出版社,2002,1.11张凌.vhdl 语言在fpga/cpld开发中的应用m.电子工程师,2002.12林明权.vhdl数字控制系统设计范例m.

50、电子工业出版社,2003.13任晓东,文博.cpld/fpga高级应用开发指南j.电子工业出版社14 罗力凡基于vhdl的fpga开发快速入门技巧实例m北京：人民邮电出版社，200915 姜雪松,张海风. 可编程逻辑器件和eda设计技术m， 北京：机械工业出版社, 2005.9金陵科技学院学士学位论文 附录附录1.分频器源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpinqi is port ( clk : in

51、 std_logic; clkout1 : out std_logic; clkout10 : out std_logic; clkout100 : out std_logic;clkout1k : out std_logic);end fenpinqi;architecture behavioral of fenpinqi issignal cnt1:integer range 1 to 24000000;signal cnt10:integer range 1 to 2400000;signal cnt100:integer range 1 to 240000;signal cnt1k:integer range 1 to 24000;signal c1:std_logic;signal c2:std_logic;signal c3:std_logic;signal c4:std_logic;beginprocess(clk)is begin if clkevent and clk=1 then if cnt124000000 then-对cnt1进行计数，当cnt1未计满后对其进行加1 cnt1=cnt1+1; elsif cnt1=24000000 then-cnt1计满后对其进行赋一，并且令c1进行