数字集成电路设计流程[行业特制]

1、数字集成电路数字集成电路 设计流程设计流程 1优选课件 什么是集成电路？什么是集成电路？( (相对分立器件组成的电路而相对分立器件组成的电路而 言言) ) 把组成电路的元件、器件以及相互间的连线放在把组成电路的元件、器件以及相互间的连线放在 单个芯片上，整个电路就在这个芯片上，把这个单个芯片上，整个电路就在这个芯片上，把这个 芯片放到管壳中进行封装，电路与外部的连接靠芯片放到管壳中进行封装，电路与外部的连接靠 引脚完成。引脚完成。 什么是集成电路设计？什么是集成电路设计？ 根据电路功能和性能的要根据电路功能和性能的要 求，在正确选择系统配置、电路形式、器件结构、求，在正确选择系统配置、电路形式

2、、器件结构、 工艺方案和设计规则的情况下，尽量减小芯片面工艺方案和设计规则的情况下，尽量减小芯片面 积，降低设计成本，缩短设计周期，以保证全局积，降低设计成本，缩短设计周期，以保证全局 优化，优化，设计出满足要求的集成电路设计出满足要求的集成电路。 2优选课件 1947年12月Bell实验室肖克莱、巴丁、布拉 顿发明了第一只点接触金锗晶体管，1950年肖克莱、 斯帕克斯、迪尔发明单晶锗NPN结型晶体管。 52年5月英国皇家研究所的达默提出集成电路 的设想。 这就是世界上最早的集成电路，也就是现代集 成电路的雏形或先驱。 3优选课件 集成电路的发展除了物理原理外还得益于许多 新工艺的发明： 50

3、年美国人奥尔和肖克莱发明的 56年美国人富勒发明的 60年卢尔和克里斯坦森发明的 70年斯皮勒和卡斯特兰尼发明的等等， 使晶体管从点接触结构向平面结构过渡并给集成电 路工艺提供了基本的技术支持。因此， 此后40多年来，IC经历了从SSI(Small Scale ntegreted)-MSI-LSI-VLSI-ULSI的发展历程。现在 的IC工艺已经接近半导体器件的极限工艺。以CMOS 数字IC为例，在不同发展阶段的特征参数见表11。 4优选课件 表1-1 集成电路不同发展阶段的特征参数主要特征 主要特征主要特征SSISSIMSIMSILSILSIVLSIVLSIULSIULSIGSLGSL 元

4、件数元件数/ /片片 10 10 109 9 特征线宽特征线宽 mm 5-105-103-53-51-31-3 11201201001004040151510-1510-15 结深结深 mm 1.2-20.5-1.2 0.2-0.5 0.1-0.2 硅片直径硅片直径 inchinch 2 22-32-3 4-54-56 68 81212 5优选课件 可以按器件结构类型、集成电路规模、使用 基片材料、电路功能以及应用领域等方法划分。 双极型 TTL ECL NMOS 单片IC MOS型 PMOS CMOS BiCMOS 按结构分类 BiMOSBiCMOS 混合IC 厚膜混合IC 薄膜混合IC 6

5、优选课件 按规模分类 SSI/MSI/LSI/VLSI/ULSI/GSI 组合逻辑电路 数字电路 时序逻辑电路 按功能分类 模拟电路 线性电路 非线性电路 数模混合电路 7优选课件 集成电路的设计过程：集成电路的设计过程： 设计创意设计创意 + + 仿真验证仿真验证 功能要求功能要求 行为设计（行为设计（VHDL） Sing off 集成电路芯片设计过程框架集成电路芯片设计过程框架 是是 行为仿真行为仿真 综合、优化综合、优化网表网表 时序仿真时序仿真 布局布线布局布线版图版图 后仿真后仿真 否否 是是 否否 否否 是是 设计业设计业 8优选课件 设计的基本过程设计的基本过程 （举例）（举例）

6、 功能设计功能设计 逻辑和电路设计逻辑和电路设计 设计验证设计验证 版图设计版图设计 集成电路设计的最终输出是掩膜版图，通过制版集成电路设计的最终输出是掩膜版图，通过制版 和工艺流片可以得到所需的集成电路。和工艺流片可以得到所需的集成电路。 设计与制备之间的接口：版图设计与制备之间的接口：版图 9优选课件 集成电路设计与制造的主要流程框架集成电路设计与制造的主要流程框架 设计设计 芯片检测芯片检测 单晶、外单晶、外 延材料延材料 掩膜版掩膜版 芯片制造芯片制造 过程过程 封装封装测试测试 系统需求系统需求 10优选课件 一、设计手段的演变过程 IC的设计方法和手段经历了几十年的发展演 变，从最

7、初的全手工设计发展到现在先进的可以 全自动实现的过程。这也是近几十年来科学技术， 尤其是电子信息技术发展的结果。从设计手段演 变的过程划分，设计手段经历了手工设计、计算 机辅助设计（ICCAD）、电子设计自动化EDA、电 子系统设计自动化ESDA以及用户现场可编程器阶 段。 11优选课件 设计过程全部由手工操作，从设计原理图， 硬件电路模拟，到每个元器件单元的集成电路版 图设计，布局布线直到最后得到一套集成电路掩 膜版，全部由人工完成。 设计流程为： 设计原理图，硬件电路，电路模拟，元器件版图 设计，版图布局布线，（分层剥离，刻红膜，初 缩精缩，分步重复）制版，流片，成品。 12优选课件 2计

8、算机辅助设计： 从70年代初开始，起初仅仅能够用个人计算 机辅助输入原理图，接着出现SPICE电路模拟软 件，逐渐开始ICCAD的发展，后来越来越多的计 算机辅助设计软件，越来越强的计算机辅助设计 功能，不但提供了先进的设计方法和手段，更推 动ICCAD技术向自动化设计发展。初期的ICCAD功 能较少，只能对某些功能进行辅助设计，现在利 用计算机辅助设计可以实现的功能大致包括：电 路或系统设计，逻辑设计，逻辑、时序、电路模 拟，版图设计，版图编辑，反向提取，规则检查 等等。 13优选课件 3用计算机辅助工程CAE的电子设计自动化EDA： CEA配备了成套IC设计软件，为IC设计提供了完 备、统

9、一、高效的工作平台。使利用EDA设计LSI和 VLSI成为可能。ICCAD和EDA以及半导体集成电路技 术的发展使IC设计发生两个质的飞跃： （1）版图设计方面：除了传统的人机交互式方法 对全定制版图进行编辑、绘图外，定制，半定制设 计思想的确立使自动半自动布局成为可能。 （2）逻辑设计方面：逻辑综合软件的开发，使系 统设计者只要用硬件描述语言（如VHDL语言）给出 系统行为级的功能描述，就可以由计算机逻辑综合 软件处理，得到逻辑电路图或网表，优化了逻辑设 计结果。 EDA设计流程：系统设计，功能模拟，逻辑综合， 时序模拟，版图综合，后模拟。 14优选课件 4 4电子系统设计自动化电子系统设计

10、自动化ESDAESDA ESDA的目的是为设计人员提供进行系统级设计的 分析手段，进而完成系统级自动化设计，最终实现 SOC芯片系统。但ESDA仍处于发展和完善阶段，尚需 解决建立系统级仿真库和实现不同仿真工具的协同模 拟。 利用ESDA工具完成功能分析后，再用行为级综合 工具将其自动转化成可综合的寄存器级RTL的HDL描述， 最后就可以由EDA工具实现最终的芯片设计。 ESDA的流程：系统设计，行为级模拟，功能模拟， 逻辑综合，时序模拟，版图综合，后模拟。然后由生 产厂家制版，流片，成品。 15优选课件 5可编程器件的ASIC设计 可编程ASIC是专用集成电路发展的另一个 有特色的分支，它主

11、要利用可编程的集成电路如 PROM,GAL,PLD,CPLD,FPGA等可编程电路或逻辑阵 列编程，得到ASIC。其主要特点是直接提供软件 设计编程，完成ASIC电路功能，不需要再通过集 成电路工艺线加工。 可编程器件的ASIC设计种类较多，可以适 应不同的需求。其中的PLD和FPGA是用得比较普 遍得可编程器件。适合于短开发周期，有一定复 杂性和电路规模的数字电路设计。尤其适合于从 事电子系统设计的工程人员利用EDA工具进行 ASIC设计。 16优选课件 1.4 1.4 ASICASIC设计方法：设计方法： 集成电路制作在只有几百微米厚的原形硅片上， 每个硅片可以容纳数百甚至成千上万个管芯。

12、集成 电路中的晶体管和连线视其复杂程度可以由许多层 构成，目前最复杂的工艺大约由6层位于硅片内部 的扩散层或离子注入层，以及6层位于硅片表面的 连线层组成。 就设计方法而言，设计集成电路的方法可以分 为全定制、半定制和可编程IC设计三种方式。 17优选课件 1.4.1全定制设计简述 全定制ASIC是利用集成电路的最基本设计方法 （不使用现有库单元），对集成电路中所有的元器件 进行精工细作的设计方法。全定制设计可以实现最小 面积，最佳布线布局、最优功耗速度积，得到最好的 电特性。该方法尤其适宜于模拟电路，数模混合电路 以及对速度、功耗、管芯面积、其它器件特性（如线 性度、对称性、电流容量、耐压等

13、）有特殊要求的场 合；或者在没有现成元件库的场合。 特点：精工细作，设计要求高、周期长，设计成本 昂贵。 由于单元库和功能模块电路越加成熟，全定制设 计的方法渐渐被半定制方法所取代。在现在的IC设计 中，整个电路均采用全定制设计的现象越来越少。18优选课件 全定制设计要求：全定制设计要求： 全定制设计要考虑工艺条件，根据电路的复杂全定制设计要考虑工艺条件，根据电路的复杂 和难度决定器件工艺类型、布线层数、材料参数、和难度决定器件工艺类型、布线层数、材料参数、 工艺方法、极限参数、成品率等因素。工艺方法、极限参数、成品率等因素。 需要经验和技巧，掌握各种设计规则和方法需要经验和技巧，掌握各种设计

14、规则和方法, 一般由专业微电子一般由专业微电子IC设计人员完成；设计人员完成； 常规设计可以借鉴以往的设计，部分器件需常规设计可以借鉴以往的设计，部分器件需 要根据电特性单独设计；要根据电特性单独设计； 布局、布线、排版组合等均需要反覆斟酌调布局、布线、排版组合等均需要反覆斟酌调 整，按最佳尺寸、最合理布局、最短连线、最便捷整，按最佳尺寸、最合理布局、最短连线、最便捷 引脚等设计原则设计版图。引脚等设计原则设计版图。 版图设计与工艺相关，要充分了解工艺规范，版图设计与工艺相关，要充分了解工艺规范， 根据工艺参数和工艺要求合理设计版图和工艺。根据工艺参数和工艺要求合理设计版图和工艺。 19优选课

15、件 1.4.2.半定制设计方法简述 半定制设计方法又分成基于标准单元的设计方 法和基于门阵列的设计方法。 是：将预先设计好的 称为标准单元的逻辑单元，如与门，或门，多路开 关，触发器等，按照某种特定的规则排列，与预先 设计好的大型单元一起组成ASIC。基于标准单元的 ASIC又称为CBIC(Cell based IC)。 是在预先制定的具有晶 体管阵列的基片或母片上通过掩膜互连的方法完成 专用集成电路设计。 半定制主要适合于开发周期短，低开发成本、 投资、风险小的小批量数字电路设计。 20优选课件 1.4.3基于标准单元的设计方法 该方法采用预先设计好的称为标准单元的逻 辑单元，如门电路、多路

16、开关、触发器、时钟发 生器等，将它们按照某种特定的规则排列成阵列， 做成半导体门阵列母片或基片，然后根据电路功 能和要求用掩膜版将所需的逻辑单元连接成所需 的专用集成电路。 单元库中所有的标准单元均 如同搭积木或砌墙一样拼接起来，通常 21优选课件 CBIC的主要优、缺点： 用预先设计、预先测试、预定特性的标准单元 库，省时、省钱、少风险地完成ASIC设计任务。 设计人员只需确定标准单元的布局以及CBIC中 的互连。 标准单元可以置放于芯片的任何位置。 所有掩膜层是定制的； 可内嵌定制的功能单元； 制造周期较短，开发成本不是太高。 需要花钱购买或自己设计标准单元库； 要花较多的时间进行掩膜层的

17、互连设计。 具有一个标准单元区与4个固定功能块的基于单 元的ASIC示意图见图1.2。 22优选课件 23优选课件 CBIC的设计和版图规则：的设计和版图规则： 版心面积较小，无冗余元件，但建库工作量版心面积较小，无冗余元件，但建库工作量 大，大， 所有掩膜层需定制，晶体管和互连由定制方所有掩膜层需定制，晶体管和互连由定制方 法连接；可以内嵌定制的功能块；制造周期较短。法连接；可以内嵌定制的功能块；制造周期较短。 标准单元的版图结构见图标准单元的版图结构见图1.31.3，两层金属的，两层金属的 布局及布线见图布局及布线见图1.41.4。单元按等高不等宽的方式。单元按等高不等宽的方式 排列成行，

18、行间留出布线通道，金属排列成行，行间留出布线通道，金属1 1和金属和金属2 2采采 取互相垂直运行。上方和下方的最底层金属分别取互相垂直运行。上方和下方的最底层金属分别 为为VDDVDD和和GAN(VSS)GAN(VSS)。在在n n阱区内进行阱区内进行P P扩散形成扩散形成P P沟沟 MOSMOS器件，在器件，在P P阱区扩散阱区扩散N N型型N N形成形成MOSMOS器件。器件。MOSMOS器器 件的源漏之间采用金属栅或者多晶栅。源、漏件的源漏之间采用金属栅或者多晶栅。源、漏 （栅）开引线孔，经金属线互连构成电路。各单（栅）开引线孔，经金属线互连构成电路。各单 元与其它单元之间通过中心连接

19、点的引线孔连接。元与其它单元之间通过中心连接点的引线孔连接。 在采用多层金属的结构中，金属层之间的连在采用多层金属的结构中，金属层之间的连 接也是通过特定的过孔实现。接也是通过特定的过孔实现。 24优选课件 图1.3 标准单元的版图结构25优选课件 26优选课件 1.4.4基于门阵列的ASIC 用门阵列设计的 ASIC中，只有上面几层用作晶体管互连的金属层由 设计人员用全定制掩膜方法确定，这类门阵列称为 掩膜式门阵列MGA（masked gate array）。 门阵列中的逻辑单元称为宏单元，其中每个逻 辑单元的基本单元版图相同，只有单元内以及单元 之间的互连是定制的。客户设计人员可以从门阵列

20、 单元库中选择预先设计和预定特性逻辑单元或宏单 元，进行定制的互连设计。门阵列主要适合于开发 周期短，低开发成本的小批量数字电路设计。 27优选课件 MGA门阵列可以分为：门阵列可以分为： 通道式门阵列通道式门阵列基本单元行与行之间留有固定基本单元行与行之间留有固定 的布线通道，只有互连是定制的。的布线通道，只有互连是定制的。 无通道门阵列（门海）无通道门阵列（门海）无预留的布线区，在无预留的布线区，在 门阵列掩膜层上面布线。门阵列掩膜层上面布线。 结构式门阵列结构式门阵列结合结合CBIC和和MGA的特点，除的特点，除 了基本单元阵列外，还有内嵌的定制功能模块。芯片了基本单元阵列外，还有内嵌的

21、定制功能模块。芯片 效率高，价格较低，设计周期短。效率高，价格较低，设计周期短。 由于由于MGA的门阵基本单元是固定的，不便于实的门阵基本单元是固定的，不便于实 现存储器之类的电路。在内嵌式门阵列中，留出一些现存储器之类的电路。在内嵌式门阵列中，留出一些 IC区域专门用于实现特殊功能。利用该内嵌区域可以区域专门用于实现特殊功能。利用该内嵌区域可以 设计存储器模块或其它功能电路模块。设计存储器模块或其它功能电路模块。 28优选课件 1.4.5.可编程ASIC 可编程逻辑器件（PLD，programable logic device）是一类标准的通用IC，对这类器件编程也 可以实现ASIC功能。

22、可编程逻辑器件的特点是： 无定制掩膜层或逻辑单元 设计周期短 单独的大块可编程互连 由可编程阵列逻辑，触发器或锁存器组成逻 辑宏单元矩阵。 适合于短开发周期，有一定复杂性和电路规模 的数字电路设计。尤其适合于从事电子系统设计的 工程人员利用EDA工具进行ASIC设计。 29优选课件 常用可编程器件类型： 各类可编程只读存储器PROM（programable read-only memory）； 通用阵列逻辑GAL（generic array logic） 可编程逻辑阵列PLA（programable logic array）,由固定“或”阵列和可编程“与”阵列组 成，熔丝型。 可编程阵列逻辑P

23、AL （programable array logic）,由固定“与”阵列和可编程“或”阵列组 成，有熔丝型和可擦写。 可编程逻辑器件PLD（programable logic device）和复杂的可编程逻辑器件CPLD。适合于短 开发周期，有一定复杂性和电路规模的数字电路设 计。尤其适合于从事电子系统设计的工程人员利用 EDA工具进行ASIC设计。 30优选课件 1.4.6现场可编程门阵列FPGA FPGA比PLD更大、更复杂，并具有现场可编程 特性。其基本特点： 无定制掩膜层 基本逻辑单元和互连采用编程的方法实现 核心电路是规则的可编程基本逻辑单元阵列， 可以实现组合逻辑和时序逻辑 基本

24、逻辑单元被可编程互连矩阵包围 可编程I/O单元围绕着核心电路 设计的ASIC一般都有冗余问题 设计周期很短，但单片电路价格较高 FPGA具有不同容量的系列产品，容量有万门 级、十万门级、百万门级等多种。 31优选课件 32优选课件 33优选课件 FPGAFPGA的转换的转换 FPGAFPGA转换到门阵列，降低价钱转换到门阵列，降低价钱 网表转换，用布局布线后提出的网表及库网表转换，用布局布线后提出的网表及库 单元映射单元映射 时序一致性时序一致性 门阵列芯片的可测性（门阵列芯片的可测性（FPGAFPGA母片经过厂家母片经过厂家 严格测试）严格测试） 管脚的兼容性管脚的兼容性 多片多片FPGAF

25、PGA向单片门阵列转换向单片门阵列转换 34优选课件 兼容设计方法兼容设计方法 不同的设计方法有各自的优势，如果把它们优化不同的设计方法有各自的优势，如果把它们优化 组合起来，则有望设计出性能良好的电路。组合起来，则有望设计出性能良好的电路。 以微处理器为例以微处理器为例 数据逻辑：位片式或阵列结构网络，图形重复多：数据逻辑：位片式或阵列结构网络，图形重复多： BBLBBL方法，方法，ALUALU、移位器、寄存器等作为单元进行移位器、寄存器等作为单元进行 人工全定制设计人工全定制设计 随机控制逻辑：差别较大，随机控制逻辑：差别较大，SCSC或或PLAPLA方法实现方法实现 存储器：存储器：RO

26、MROM或或RAMRAM实现实现 35优选课件 1.5设计流程图例 ASIC设计流程是指从电路输入到完成版图设计直到完成 后仿真的整个过程： 1.设计输入采用硬件描述语言（HDL）或电路图的输入方 式输入电路原理图； 2.逻辑综合采用HDL和逻辑综合工具产生网表，说明各 逻辑单元的连接关系。 3.系统划分将大系统划分成若干个ASIC模块。 4.布图前仿真检查设计功能是否正确。 5.布图规则在芯片上排列网表的模块。 6.布局决定模块中单元的位置。 7.布线单元与模块之间连线。 8.提取确定互连的电阻和电容。 9.布图后仿真检查加上互连线负载后的电路设计效果。 36优选课件 37优选课件 1.6A

27、SIC成本评述 IC设计需要根据电路功能和性能要求，选择电 路形式、器件结构、工艺方案和设计规则，尽量减 小芯片面积、降低设计成本、缩短设计周期，最终 设计出正确、合理的掩膜版图，通过制版和工艺流 片得到所需的集成电路。 从经济学的角度看，ASIC的设计要求是在尽可 能短的设计周期内，以最低的设计成本获得成功的 ASIC产品。 但是，由于ASIC的设计方法不同，其设计成本 也不同。 38优选课件 全定制设计周期最长，设计成本贵，设计 费用最高，适合于批量很大或者对产品成本不计 较的场合。 半定制的设计成本低于全定制，但高于可编 程ASIC，适合于有较大批量的ASIC设计。 用FPGA设计ASI

28、C的设计成本最低，但芯片 价格最高，适合于小批量ASIC产品。 现在的大部分ASIC设计都是以半定制和 FPGA形式完成的，所以我们仅就具有可比性的 FPGA、MGA和CBIC的设计成本进行比较、分析。 39优选课件 1.6.1ASIC工艺成本比较 半定制和半定制和FPGA可编程可编程ASIC设计的设计的元件成本比 较： CBIC元件成本MGAFPGA 按照一般的工艺规则，实现相同功能的FPGA的 每门价格一般是MGA和CBIC价格的25倍。 但是半定制ASIC必须以数量取胜，否者，其设 计成本要远远大于FPGA的设计成本。ASIC设计生产 不单单要考虑元件成本，ASIC元件的批量大小、生 产

29、周期的长短，产品利润、产品寿命等等因素，也 是决定采取哪种设计方法、生产工艺和成本限制的 重要因素。 40优选课件 1.6.2产品成本 任何产品的总成本可以分成固定成本和可变 成本： 总成本产品固定成本产品可变成本售出量 固定成本与销售量无关，但分摊到每个售出 产品的固定成本随销售量的增长而下降。 CBIC需要进行版图设计和流片，其固定成本 较高，但一般批量较大，由于采取无冗余设计， 芯片利用率高，摊到每个元件的成本较低； MGA只要进行掩膜互连设计和流片，有一定 批量，但芯片利用率不高，存在一定的冗余，固 定成本居中，每个产品的成本也居中； FPGA不需掩膜工艺，固定成本最低，但批 量小，摊

30、到每个元件的成本最高。 41优选课件 由于MGA和CBIC的固定成本比较高，当销售 量比较低时，MGA和CBIC的成本比FPGA高；当其 数量增加到盈亏平衡点时，两者的成本相等。FPGA 和MGA之间的盈亏平衡点的元件数量大约是2000个， FPGA和CBIC之间达到盈亏平衡点的元件数约是4000 个，MGA和CBIC之间盈亏平衡点所需的时间约为 20000个。 FPGA、MGA、CBIC之间的盈亏平衡点以及元 件成本见图1.11。 42优选课件 43优选课件 1.6.3ASIC固定成本 ASIC固定成本包括工程师培训费和设计费 （包括硬件、软件、电路设计、可测性设计、掩 膜、仿真、测试程序）

31、等。 FPGA的固定成本最低：通常利用比较简单 的EDA工具和FPGA系统仿真软件等，就可以由 设计人员在普通计算机工作机房完成最终ASIC 产品。 用MGA和CBIC方法实现的ASIC，除了需要 一整套比较昂贵的EDA系统和仿真软件外，设计 人员还要完成较复杂的系统设计、仿真、测试等 工作，还要支付一次性工程费用NRE。需要支付 掩膜成本、芯片生产、测试、封装等费用。其设 计难度、周期、成本均大于FPGA。 44优选课件 MGA和CBIC方式ASIC设计周期基本上可以界 定为从着手设计到完成ASIC版图设计和后模拟的过 程。 而掩膜ASIC产品周期还应包括流片、测试、封 装的过程。因此，除了

32、设计周期较长外，值得一提 的是，MGA和CBIC的工艺还存在一次流片失败的 风险。 长的生产周期和流片风险对生产商的利润有巨 大影响。图1.13给出利润的模型，说明设计周期延 长对产品利润的影响。 若产品的总销售额为6000万美元，若发生3个 月延期，销售总额会降至2500万美元，收入损失 3500万美元。 45优选课件 46优选课件 1.6.4ASIC可变成本 ASIC的可变成本主要由流片时的工艺、材 料费用、合格率等因素决定。材料费用与硅圆片 直径、成本、芯片面积、集成度、成品率等多种 因素有关。 实际上，可变成本回随着时间和外界条件而 变。按照摩尔的预测模型，芯片中晶体管数目每 隔18隔

33、月翻1倍。 书中图表1.14给出采用不同设计方法时，元 件可变成本的电子数据表参考值。 47优选课件 48优选课件 随着圆片尺寸不断增大，圆片加工成本、设 备成本、维护运行成本都会发生变化。 所以可变成本会随着时间、工艺、成品率、 经济形势、ASIC尺寸和复杂程度而变。 对于任何新的工艺技术，一年后每门的价格 下降40，两年后下降30。 对于线宽，85年为2微米，87年1.5微米，89年 为1微米，9193年为0.8-0.6微米，9697年为 0.5-0.35微米，9800年为0.25-0.18微米，目前工 艺水平为0.13微米。图1.15给出每门价格以30左 右的水平下降的趋势。 49优选课

34、件 1.7ASIC单元库的来源 对于可编程ASIC，FPGA公司以成套设计工 具形式提供几千美元的一套的逻辑单元库。 对于MGA和CBIC，可以有3种选择：ASIC供 应商提供单元库；从第三方供应商处购买；自己 建立自己的单元库。无论采用哪种方式，ASIC单 元库的每个单元必须包括：物理版图、行为级模 型、Verilog/VHDL模型、详细时序模型、测试策 略、电路原理图、单元符号、连线负载模型、布 线模型。 对于MGA和CBIC单元库，都需要完成单元 设计和单元版图。 50优选课件 二、主要内容描述二、主要内容描述 2.1 IC2.1 IC设计特点及设计信息描述设计特点及设计信息描述 2.2

35、 2.2 设计流程设计流程 51优选课件 2.1 2.1 设计特点和设计信息描述设计特点和设计信息描述 设计特点设计特点( (与分立电路相比与分立电路相比) ) 对设计正确性提出更为严格的要求对设计正确性提出更为严格的要求 测试问题测试问题 版图设计：布局布线版图设计：布局布线 分层分级设计分层分级设计( (Hierarchical design)Hierarchical design)和模块化和模块化 设计设计 高度复杂电路系统的要求高度复杂电路系统的要求 什么是分层分级设计？什么是分层分级设计？ 将一个复杂的集成电路系统的设计问题分解为复杂性较低的将一个复杂的集成电路系统的设计问题分解为复

36、杂性较低的 设计级别，这个级别可以再分解到复杂性更低的设计级别；这设计级别，这个级别可以再分解到复杂性更低的设计级别；这 样的分解一直继续到使最终的设计级别的复杂性足够低，也就样的分解一直继续到使最终的设计级别的复杂性足够低，也就 是说，能相当容易地由这一级设计出的单元逐级组织起复杂的是说，能相当容易地由这一级设计出的单元逐级组织起复杂的 系统。一般来说，级别越高，抽象程度越高；级别越低，细节系统。一般来说，级别越高，抽象程度越高；级别越低，细节 越具体越具体 52优选课件 从层次和域表示分层分级设计思想从层次和域表示分层分级设计思想 域：域：行为域：集成电路的功能行为域：集成电路的功能 结构

37、域：集成电路的逻辑和电路组成结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物物理域：集成电路掩膜版的几何特性和物 理特性的具体实现理特性的具体实现 层次：层次：系统级、算法级、寄存器传输级系统级、算法级、寄存器传输级( (也称也称RTLRTL 级级) )、 逻辑级与电路级逻辑级与电路级 53优选课件 54优选课件 系统级系统级行为、性行为、性 能描述能描述 CPU 、存储、存储 器、控制器器、控制器 等等 芯片、电路芯片、电路 板、子系统板、子系统 算法级算法级I/O 算法算法硬件模块、硬件模块、 数据结构数据结构 部件间的物部件间的物 理连接理连接 RTL 级级状态表状

38、态表 ALU 、寄存、寄存 器、器、MUX 微存储器微存储器 芯片、宏单芯片、宏单 元元 逻辑级逻辑级布尔方程布尔方程门、触发器门、触发器单元布图单元布图 电路级电路级微分方程微分方程晶体管、电晶体管、电 阻、电容阻、电容 管子布图管子布图 层次 行为域 结构域 物理域 55优选课件 设计信息描述设计信息描述 分类分类内容内容 语言描述语言描述(如如VHDL语语 言、言、Verilog语言等语言等) 功能描述与逻辑描述功能描述与逻辑描述 功能设计功能设计功能图功能图 逻辑设计逻辑设计逻辑图逻辑图 电路设计电路设计电路图电路图 设设 计计 图图 版图设计版图设计符号式版图符号式版图, 版图版图

39、举例：x=ab+ab；CMOS与非门；CMOS反相器版图 56优选课件 什么是版图？一组相互套合的图形，各层版图相什么是版图？一组相互套合的图形，各层版图相 应于不同的工艺步骤，每一层版图用不同的图案应于不同的工艺步骤，每一层版图用不同的图案 来表示。来表示。 版图与所采用的制备工艺紧密相关版图与所采用的制备工艺紧密相关 57优选课件 2.2 2.2 设计流程设计流程 理想的设计流程理想的设计流程( (自顶向下：自顶向下：TOP-DOWNTOP-DOWN） 系统功能设计，逻辑和电路设计，版图设计系统功能设计，逻辑和电路设计，版图设计 硅编译器硅编译器 silicon compilersilic

40、on compiler ( (算法级、算法级、RTLRTL级向下）级向下） 门阵列、标准单元阵列等门阵列、标准单元阵列等 逻辑和电路描述逻辑和电路描述 系统性能编译器系统性能编译器 系统性能指标系统性能指标 性能和功能描述性能和功能描述 逻辑和电路编译器逻辑和电路编译器 几何版图描述几何版图描述 版图编译器版图编译器 制版及流片制版及流片 统统 一一 数数 据据 库库 58优选课件 典型的实际设计流程典型的实际设计流程 需要较多的人工干预需要较多的人工干预 某些设计阶段无某些设计阶段无自动设计自动设计软件，通过软件，通过模拟模拟分析软分析软 件来完成设计件来完成设计 各级设计需要验证各级设计需

41、要验证 59优选课件 典型的实际设计流程典型的实际设计流程 1 1、系统功能设计系统功能设计 目标：实现系统功能，满足基本性能要求目标：实现系统功能，满足基本性能要求 过程：过程：功能块划分，功能块划分，RTLRTL级描述，行为仿真级描述，行为仿真 功能块划分功能块划分 RTLRTL级描述（级描述（RTLRTL级级VHDLVHDL、Verilog)Verilog) RTL RTL级行为仿真：总体功能和时序是否正确级行为仿真：总体功能和时序是否正确 60优选课件 功能块划分原则：功能块划分原则： 既要使功能块之间的连线尽可能地少，接口既要使功能块之间的连线尽可能地少，接口 清晰，又要求功能块规模

42、合理，便于各个功能清晰，又要求功能块规模合理，便于各个功能 块各自独立设计。同时在功能块最大规模的选块各自独立设计。同时在功能块最大规模的选 择时要考虑设计软件可处理的设计级别择时要考虑设计软件可处理的设计级别 61优选课件 算法级：算法级： 包含算法级综合：将算法级描述转换到包含算法级综合：将算法级描述转换到 RTLRTL级描述级描述 综综 合：合： 通过附加一定的约束条件从高一级设计通过附加一定的约束条件从高一级设计 层次直接转换到低一级设计层次的过程层次直接转换到低一级设计层次的过程 逻辑级：逻辑级： 较小规模电路较小规模电路 62优选课件 实际设计流程实际设计流程 系统功能设计系统功能

43、设计 输出：语言或功能图输出：语言或功能图 软件支持：多目标多约束条件优化问题软件支持：多目标多约束条件优化问题 无自动设计软件无自动设计软件 仿真软件：仿真软件：VHDLVHDL仿真器、仿真器、VerilogVerilog仿真仿真 器器 63优选课件 实际设计流程实际设计流程 2 2、逻辑和电路设计、逻辑和电路设计 概念：确定满足一定逻辑或电路功能的由逻辑或概念：确定满足一定逻辑或电路功能的由逻辑或 电路单元组成的逻辑或电路结构电路单元组成的逻辑或电路结构 过程：过程： A.A.数字电路：数字电路：RTLRTL级描述级描述 逻辑综合逻辑综合( (Synopsys,Ambit)Synopsys

44、,Ambit) 逻辑网表逻辑网表 逻辑模拟与验证，时序分析和优化逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进行原理图输入，再进难以综合的：人工设计后进行原理图输入，再进 行逻辑模拟行逻辑模拟 64优选课件 电路实现（包括满足电路性能要求的电路电路实现（包括满足电路性能要求的电路 结构和元件参数结构和元件参数) )：调用单元库完成；：调用单元库完成； 没有单元库支持：对各单元进行电路设计，没有单元库支持：对各单元进行电路设计， 通过电路模拟与分析，预测电路的直流、交通过电路模拟与分析，预测电路的直流、交 流、瞬态等特性，之后再根据模拟结果反复流、瞬态等特性，之后再根据模拟结果反复 修

45、改器件参数，直到获得满意的结果。由此修改器件参数，直到获得满意的结果。由此 可形成用户自己的单元库可形成用户自己的单元库 65优选课件 单元库：一组单元电路的集合单元库：一组单元电路的集合 经过经过优化设计优化设计、并、并通过设计规则检查和反通过设计规则检查和反 复工艺验证复工艺验证，能正确反映所需的逻辑和电路，能正确反映所需的逻辑和电路 功能以及性能，适合于工艺制备，可达到最功能以及性能，适合于工艺制备，可达到最 大的成品率。大的成品率。 元件元件 门门 元胞元胞 宏单元宏单元( (功能块功能块) ) 基于单元库的描述：层次描述基于单元库的描述：层次描述 单元库可由厂家提供，可由用户自行建立

46、单元库可由厂家提供，可由用户自行建立 66优选课件 B. B. 模拟电路：尚无良好的综合软件模拟电路：尚无良好的综合软件 RTLRTL级仿真通过后，根据设计经验进行电路级仿真通过后，根据设计经验进行电路 设计设计 原理图输入原理图输入 电路模拟与验证电路模拟与验证 模拟单元库模拟单元库 逻辑和电路设计的输出：网表（元件及其逻辑和电路设计的输出：网表（元件及其 连接关系）或逻辑图、电路图连接关系）或逻辑图、电路图 软件支持：逻辑综合、逻辑模拟、电路软件支持：逻辑综合、逻辑模拟、电路 模拟、时序分析等软件模拟、时序分析等软件 ( (EDAEDA软件系统中软件系统中 已集成已集成) ) 67优选课件

47、 实际设计流程实际设计流程 3. 3. 版图设计版图设计 概念：根据逻辑与电路功能和性能要求概念：根据逻辑与电路功能和性能要求 以及工艺水平要求来设计光刻用的掩膜以及工艺水平要求来设计光刻用的掩膜 版图，版图，ICIC设计的最终输出。设计的最终输出。 什么是版图？一组相互套合的图形，各什么是版图？一组相互套合的图形，各 层版图相应于不同的工艺步骤，每一层层版图相应于不同的工艺步骤，每一层 版图用不同的图案来表示。版图与所采版图用不同的图案来表示。版图与所采 用的制备工艺紧密相关用的制备工艺紧密相关 68优选课件 版图设计过程：由底向上过程版图设计过程：由底向上过程 主要是布局布线过程主要是布局

48、布线过程 布局布局：将模块安置在芯片的适当位置，满：将模块安置在芯片的适当位置，满 足一定目标函数。对级别最低的功能块，是足一定目标函数。对级别最低的功能块，是 指根据连接关系，确定各单元的位置，级别指根据连接关系，确定各单元的位置，级别 高一些的，是分配较低级别功能块的位置，高一些的，是分配较低级别功能块的位置， 使芯片面积尽量小。使芯片面积尽量小。 布线布线：根据电路的连接关系（连接表）在：根据电路的连接关系（连接表）在 指定区域（面积、形状、层次）百分之百完指定区域（面积、形状、层次）百分之百完 成连线。布线均匀，优化连线长度、保证布成连线。布线均匀，优化连线长度、保证布 通率。通率。

49、69优选课件 版图设计过程版图设计过程 大多数基于单元库实现大多数基于单元库实现 （1 1）软件自动转换到版图，可人工调整（规则芯片）软件自动转换到版图，可人工调整（规则芯片） （2 2）布图规划（）布图规划（floor planning)floor planning)工具工具 布局布线工具（布局布线工具（place&routeplace&route） 布图规划：在一定约束条件下对设计进行物理划布图规划：在一定约束条件下对设计进行物理划 分，并初步确定芯片面积和形状、单元区位置、功分，并初步确定芯片面积和形状、单元区位置、功 能块的面积形状和相对位置、能块的面积形状和相对位置、I/OI/O位置

50、，产生布线位置，产生布线 网格，还可以规划电源、地线以及数据通道分布网格，还可以规划电源、地线以及数据通道分布 （3 3）全人工版图设计：人工布图规划，提取单元，）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上：小功能块到大功能块）人工布局布线（由底向上：小功能块到大功能块） 70优选课件 单元库中基本单元单元库中基本单元 较小的功能块较小的功能块 总体版图总体版图 版图检查与验证版图检查与验证 布局布线布局布线 布局布线布局布线 较大的功能块较大的功能块 布局布线布局布线 布图规划布图规划 人工版图设计典型过程人工版图设计典型过程 71优选课件 版图验证与检查版图验证与检查

51、 DRCDRC：几何设计规则检查几何设计规则检查 ERCERC：电学规则检查电学规则检查 LVSLVS：网表一致性检查网表一致性检查 POSTSIMPOSTSIM：后仿真（提取实际版图参数、电后仿真（提取实际版图参数、电 阻、电容，生成带寄生量的器件级网表，进阻、电容，生成带寄生量的器件级网表，进 行开关级逻辑模拟或电路模拟，以验证设计行开关级逻辑模拟或电路模拟，以验证设计 出的电路功能的正确性和时序性能等出的电路功能的正确性和时序性能等) )，产生，产生 测试向量测试向量 软件支持：成熟的软件支持：成熟的CADCAD工具用于版图编辑、人工具用于版图编辑、人 机交互式布局布线、自动布局布线以及

52、版图检查机交互式布局布线、自动布局布线以及版图检查 和验证和验证 72优选课件 设计规则设计规则 ICIC设计与工艺制备之间的接口设计与工艺制备之间的接口 制定目的：使制定目的：使芯片尺寸芯片尺寸在在尽可能小尽可能小的前提下，避免的前提下，避免 线条宽度的偏差和不同层版线条宽度的偏差和不同层版套准偏差套准偏差可能带来的问可能带来的问 题，尽可能地题，尽可能地提高电路制备的成品率提高电路制备的成品率 什么是设计规则？考虑器件在正常工作的条件下，什么是设计规则？考虑器件在正常工作的条件下， 根据实际工艺水平根据实际工艺水平( (包括光刻特性、刻蚀能力、对准包括光刻特性、刻蚀能力、对准 容差等容差等

53、) )和成品率要求，给出的和成品率要求，给出的一组同一工艺层及不一组同一工艺层及不 同工艺层之间几何尺寸的限制同工艺层之间几何尺寸的限制，主要包括线宽、间，主要包括线宽、间 距、覆盖、露头、凹口、面积等规则，分别给出它距、覆盖、露头、凹口、面积等规则，分别给出它 们的最小值，以防止掩膜图形的断裂、连接和一些们的最小值，以防止掩膜图形的断裂、连接和一些 不良物理效应的出现。不良物理效应的出现。 73优选课件 设计规则的表示方法设计规则的表示方法 以以 为单位：把大多数尺寸（覆盖，出头等等）约为单位：把大多数尺寸（覆盖，出头等等）约 定为定为 的倍数。的倍数。 与工艺线所具有的工艺分辨率有关，与工

54、艺线所具有的工艺分辨率有关， 线宽偏离理想特征尺寸的上限以及掩膜版之间的最线宽偏离理想特征尺寸的上限以及掩膜版之间的最 大套准偏差，一般等于栅长度的一半。大套准偏差，一般等于栅长度的一半。 优点：版图设计独立于工艺和实际尺寸优点：版图设计独立于工艺和实际尺寸 举例：举例： 以微米为单位：每个尺寸之间没有必然的比例关系，以微米为单位：每个尺寸之间没有必然的比例关系， 提高每一尺寸的合理度；简化度不高提高每一尺寸的合理度；简化度不高 举例：举例： 74优选课件 总体要求总体要求 系统功能设计系统功能设计 寄存器传输级寄存器传输级 描述描述 寄存器传输级寄存器传输级 模拟与验证模拟与验证 子系统子系

55、统 /功能块功能块 综综 合合 门级逻辑门级逻辑 网表网表 逻辑模拟逻辑模拟 与验证与验证 电路模拟电路模拟 与验证与验证 版图生成版图生成 逻辑图逻辑图 电路图电路图 75优选课件 最终版图数据最终版图数据 与测试向量与测试向量 制版制版 与工艺流片与工艺流片 计算机辅助计算机辅助 测试测试(ICCAT) 生产定型生产定型 工艺模拟工艺模拟 版图几何设计规则和版图几何设计规则和 电学规则检查电学规则检查 网表一致性检网表一致性检 查和后仿真查和后仿真 76优选课件 ICIC设计流程视具体系统而定设计流程视具体系统而定 随着随着 IC CADIC CAD系统的发展，系统的发展，ICIC设计更侧

56、重系统设计设计更侧重系统设计 正向设计，逆向设计正向设计，逆向设计 S SoC: IPoC: IP（Intelligent ProprietaryIntelligent Proprietary） 库库( (优化设优化设 计计) ) 软核：行为级描述软核：行为级描述 firm IP: firm IP: 门级门级 hard IP:hard IP:版图级，版图级， D/A A/D DRAMD/A A/D DRAM，优化的深亚微米优化的深亚微米 电路等电路等 ICIC设计与电路制备相对独立的新模式设计与电路制备相对独立的新模式 FoundryFoundry的出现的出现 77优选课件 三、可测性设计技术

57、三、可测性设计技术 什么是集成电路测试？什么是集成电路测试？对制造出的电路进行功能和对制造出的电路进行功能和 性能检测，检测并定位出电路的故障，用尽可能短的时间性能检测，检测并定位出电路的故障，用尽可能短的时间 挑选出合格芯片。挑选出合格芯片。 集成电路测试的特殊性集成电路测试的特殊性 什么是可测性设计？什么是可测性设计？在在尽可能少地增加附加引线脚和尽可能少地增加附加引线脚和 附加电路附加电路，并使，并使芯片性能损失最小芯片性能损失最小的情况下，满足电路可的情况下，满足电路可 控制性和可观察性的要求控制性和可观察性的要求 可控制：可控制：从输入端将芯片内部逻辑电路置于指定状态从输入端将芯片内

58、部逻辑电路置于指定状态 可观察：可观察：直接或间接地从外部观察内部电路的状态直接或间接地从外部观察内部电路的状态 78优选课件 结构式测试技术结构式测试技术 扫描途径测试扫描途径测试 概念：概念：将将时序元件和组合电路隔离时序元件和组合电路隔离开，解决时序电路开，解决时序电路 测试困难的问题。测试困难的问题。 将芯片中的时序元件将芯片中的时序元件( (如触发器、寄存器等如触发器、寄存器等) )连接成连接成 一个或数个移位寄存器一个或数个移位寄存器( (即扫描途径即扫描途径) )，在组合电路和，在组合电路和 时序元件之间增加隔离开关，并时序元件之间增加隔离开关，并用专门信号控制芯片用专门信号控制

59、芯片 工作于正常工作模式或测试模式工作于正常工作模式或测试模式。当芯片处于正常模。当芯片处于正常模 式时，组合电路的反馈输出作为时序元件的输入，移式时，组合电路的反馈输出作为时序元件的输入，移 位寄存器不工作；当芯片处于测试模式时，组合电路位寄存器不工作；当芯片处于测试模式时，组合电路 的反馈输出与时序元件的连接断开，可以从扫描输入的反馈输出与时序元件的连接断开，可以从扫描输入 端向时序元件输入信号，并可以将时序元件的输出移端向时序元件输入信号，并可以将时序元件的输出移 出进行观察出进行观察 79优选课件 组合逻辑 移位寄存器 (扫描路径) 输出 输入 模式 选择 时钟扫描 进 扫描 出 反馈

60、 输入 反馈 输出 1. 测试模式，扫描途径是否正确；测试模式，扫描途径是否正确； 2. 测试序列移入移位寄存器，稳测试序列移入移位寄存器，稳 定后组合电路输入，与反馈输入定后组合电路输入，与反馈输入 一起通过组合逻辑，观察组合逻一起通过组合逻辑，观察组合逻 辑的输出，与期望值比较；辑的输出，与期望值比较； 3. 正常工作模式，组合电路的反正常工作模式，组合电路的反 馈输出送入时序元件；将电路转馈输出送入时序元件；将电路转 为测试模式把时序元件中的内容为测试模式把时序元件中的内容 移出，也与期望值比较，与上述移出，也与期望值比较，与上述 组合逻辑的输出一起用来检查芯组合逻辑的输出一起用来检查芯