vivadomigIP配置研究

1、.专业整理 .Vivado mig IP配置一、开发环境项目是在如下环境下运行：Vivado2017.4Win10二、MIG IP 配置图 1 查找 mig IP. 学习帮手 .专业整理 .图 2通过图 2 页面可查看自己的芯片型号，封装类型，速度等级. 学习帮手 .专业整理 .图 3在” mig output options ”页面当初次创建工程需选择“” creat design ：创建空白工程verify pin chanes and updata design ：导入已经完成的 XDC number of controllers ：DDR的控制数量AXI4 interface ：使能

2、AXI4 接口，当使用 verilog 对 DDR进行控制的时候可以使用. 学习帮手 .专业整理 .图 4Pin compatiable FPGAs ：列表中的选项与所选的芯片型号兼容（一般用不到）。. 学习帮手 .专业整理 .图 5MIG IP 能控制 DDR3与 DDR2芯片. 学习帮手 .专业整理 .图 6Clock period该选项的值决定输入DDR3控制器的时钟频率， 大小由 DDR和 FPGA芯片频率决定。PHY to contreller clock该选项的选取决定用户 (fpga) 的时钟频率（ use_clk ），4:1 则表示 use_clk =Clock period/

3、4 （。结论参考 xilixn官方手册 UG586 P119 Internal(FPGA) LogicClock ）图 7 FPGA CLKMemory part选择 DDR3型号，此点需要注意的是 DDR3型号的数据宽度与 DATA_WIDTH的值应对应 (MT41J256M16XX-125)DATA WIDTHDDR3数据总线宽度（需要注意的是，该配置项的值应该根据实际电路来确定，. 学习帮手 .专业整理 .例如当电路中将两个DDR3进行并联（位扩展）的时候，DATA WIDTH为 2*16）图 8AXI 总线配置（暂时没用到，以后补充）. 学习帮手 .专业整理 .图 9Input clo

4、ck periodInput clock period 选项的值决定了 mig 输入时钟的值的大小 (sys_clk_i) ，网上的很多博主大都选择 200MHZ（选择 200MHZ的原因是方便参考时钟的选择） 。建议选项：当硬件时钟不等于200MHZ，并且有专用的 system clock ，Inputclock period选实际输入时钟值（值的选择要根据实际的硬件电路）输入时钟周期，当选择5000ps 时，后面选择参考时钟时，才会出现systemclock 。Read burst type and length7 系列的 MIG控制器只支持 8 突发（表示怀疑，后期需要通过编程验证）（u

5、g586p39） , 突发类型有顺序突发和交叉突发两种（待探究）图 107 系列只有8突发. 学习帮手 .专业整理 .图 11System clock系统时钟：系统时钟的类型也就是输入时钟的类型可选， Single-Ended, Differential, No Buffer当选择 NO BUFFER时候，该时钟不会被接入全局时钟网络，也不会为sys_clk_i分配引脚。选择NOBUFFER， sys_clk_i信号需要连接到一个部时钟。（参考： ug586 p41 ）图 12 系统时钟介绍. 学习帮手 .专业整理 .Reference clock第一， 该选项可选择Single-Ended,

6、 Differential, No Buffer, or UseSystem Clock第二， 该值必须为 200MHZ第三， 当选择No Buffer和 system clock时不会为参考时钟分配引脚，当选择 NOBUFFER时需要将参考时钟 （ clk_ref_i）接入部时钟（pll ）第四， 当 input clk period为 200MHZ选择 Use System Clock要点：系统时钟与参考时钟在原理上没有任何关系，因为参考时钟必须为200MHZ，当系统输入时钟为200MHZ，参考时钟可以选择系统时钟作为输入而已后续略：. 学习帮手 .专业整理 .MIG IP 配置过程中存在

7、的时钟关系migui_clkuser_portsys_clkddr3_clkddr3PLL图 1 Mig 的 MicroBlaze 系统中存在的时钟关系首先 DDR3的工作输入时钟需要由 MIG IP 提供 400MHZ（本设计中 DDR3的最高频率 400MHZ），ddr3_clk 来源于 PLL，PLL的作用为将输入的系统时钟 ( 开发板的晶振频率为 50MHZ,不知为何当，选择 PLL 的输入时钟为 50MHZ时，参考时钟的选项中没有use system clock这一选项 ) ，倍频或者分频出一个ui_clk和一个 ddr3_clk(ui_clk和 ddr3_clk的大小关系要看“ PHY to controller clockratio和 Clock period的选择” ) 。举例， Clock period 等于 400M、 HZPHYto controllerclock ratio为 4:1 、inputclock ceroid 为 200MHZ。则 ddr3_clk= 400MHZ、ui_clk=