EDA课程设计报告抢答器

1、淮阴师范学院物理与电子电气工程学院eda课程设计报告学生姓名学 号班 级物电0809专 业电气工程及其自动化题 目四位抢答器指导教师2010年12月1、 设计指标1.抢答器同时供4名选手或4个代表队比赛，分别用4个按钮s0 s3表示。2.设置一个系统清除和抢答控制开关rst，该开关由主持人控制。3抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，并在led和数码管上显示，同时提示灯亮。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定。5. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时

2、显示器上显示定时时间。二、 总体设计方案 1、 概述将该任务分成五个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、报警模块、分频模块、译码模块。2、 抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余的抢答信号封锁的功能。其中有四个抢答信号s0、s1、s2、s3；抢答状态显示信号states；抢答与警报时钟信号clk2；系统复位信号rst；警报信号warm。3、 抢答器计数模块：在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行20秒的倒计时，并且在

3、20秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号clk1；系统复位信号rst；抢答使能信号start；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。4、 报警模块：在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内 人抢答或是计数到时蜂鸣器开始报警，计数停止信号stop；状态输出信号alm；计数脉冲clk。5、 译码模块：在这个模块中主要实现抢答过程中将bcd码转换成7段的功能。6、 分频模块：在这个模块中主要实现抢答过程中所需的时钟信号。7、 顶层文件： 在这个模块中是对前五个模块的综合编写的顶层文件。三、设计原理分析 各功能模块

4、电路的设计 （一）抢答鉴别模块 1.vhdl源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xuanshou is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0); light:buffer std_logic_vector(3 downto 0);warm:out std_logic);end xuanshou ;architect

5、ure one of xuanshou issignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2) begin if rst=0 then warm=0;st=0000; elsif clk2event and clk2=1 then if (s0=1 or st(0)=1)and not( st(1)=1 or st(2)=1 or st(3)=1 ) then st(0)=1; end if ; if (s1=1 or st(1)=1)and not( st(0)=1 or st(2)=1 o

6、r st(3)=1 ) then st(1)=1; end if ; if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 ) then st(2)=1; end if ; if (s3=1 or st(3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 ) then st(3)=1; end if ;warm=st(0) or st(1) or st(2) or st(3);end if ;end process p1;p2:process(states(0),states(1),states

7、(2),states(3),light) begin if (st=0000) then states=0000; elsif (st=0001) then states=0001;elsif (st=0010) then states=0010; elsif (st=0100) then states=0011;elsif (st=1000) then states=0100; end if; light=st;end process p2;end one;（二）计数模块 1. vhdl源程序library ieee;use ieee.std_logic_1164.all;use ieee.

8、std_logic_unsigned.all;entity js is port(clk1,rst,start,stop:in std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beginp1:process(clk1,rst,start,stop,ta) begin if rst=0 or stop=1 then ta=0000; elsif clk1event and clk1=1 then co=0; if start=1 the

9、n if ta=0000 then ta=1001;co=1; else ta=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,start,stop,tb) begin if rst=0 or stop=1 then tb=0010; elsif coevent and co=1 then if start=1 then if tb=0000 then tb=0011; else tb=tb-1; end if; end if; end if;end process p2;end one ; （三）报警模块 1. vh

10、dl源程序library ieee;use ieee.std_logic_1164.all;entity shengyin isport(rst:in std_logic; warn:in std_logic; clk:in std_logic; ta,tb:in integer range 0 to 9; stop:in std_logic; alm:out std_logic ); end; architecture bhv of shengyin is begin process(warn,ta,tb,stop,clk) begin if rst=0then alm=0; elsif s

11、top=1then alm=0; elsif ta=0 and tb=0 then alm=clk; elsif warn=1then alm=clk; else almdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=1111111; end case; end process; end rtl;（五）分频模块（用500hz的时钟和1hz的计数时钟） 1vhdl源程序 library ieee; use ieee.std_logic_1164.all; entity div100 is port( clk:in std_logic; clk100:ou

12、t std_logic ); end div100; architecture art of div100 is signal num: integer range 0 to 99; signal temp:std_logic; begin process(clk) begin if clkevent and clk=1then if num=99 then num=0;temp=not temp; else num=num+1; end if; clk100=temp; end if; end process; end art; 2.div50m:这是一个50m分频，将50mhz的信号分为1

13、hz。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity fenpin is port(clk : in std_logic; clk50 : out std_logic); end fenpin; architecture rtl of fenpin is signal count : std_logic_vector(25 downto 0); begin process(clk) begin if (clkeven

14、t and clk=1) then if(count=10111110101111000010000000) then count =00000000000000000000000000; else count = count +1; end if ; end if ; end process; process(clk) begin if (clkevent and clk=1) then if(count=10111110101111000010000000) then clk50 = 1; else clk50 = 0; end if ; end if ; end process;end;整体电路设计四、总结 通过此课程设计，让我更加了解了eda以及更加熟识了quartus ii软件的使用。其实在我们multisium实习中已经做过抢答器，对它的原理也有了初步的了解，知道它的组成模块，所以只要在已有的知识里去理解如何用quartus ii去实现它。在设计过程中，最容易出错的，就是如何设计顶层文件。在我设计过程中，第一次我在一个文件夹中放了几个模板的文件夹，另外生成的元件各自放在自己的文件夹里，最后在top文件夹里设计原理图，发现无法调用在生成的元件