实验二进制分频器

1、二进制分频器一实验目的1. 分频器的原理2. 二进制分频器的设计二分频器的原理1.分频器就是对较高频率的信号进行分频，得到较低频率的信号。2.分频系数（倍率） rate=fin / fout三二进制分频器的设计二进制分频就是对输入时钟进行2的整数次幂分频。1.设计原理：（rate=2n，n是整数）定义一个n位的计数器，对输入的时钟脉冲进行计数，计数结果的第n-1位就是对输入时钟的2的n次幂分频。将相应的位数取出即可得到分频时钟。2.二进制分频器的vhdl源程序n library ieee;n use ieee.std_logic_1164.all;n use ieee.std_logic_un

2、signed.all;n use ieee.std_logic_arith.all;n entity fdiv isn generic(n: integer:=3); -rate=2n，n为正整数n port(n clkin: in std_logic;n clkout: out std_logicn );n end fdiv;n architecture a of fdiv isn signal cnt: std_logic_vector(n-1 downto 0);n beginn process(clkin)n beginn if(clkinevent and clkin=1) then

3、n cnt = cnt+1;n end if;n end process;n clkout = cnt(n-1);n end a;四仿真结果1.从波形图可以看到，clkout是clkin的8分频，也就是2的3次幂分频。2.如果要产生其他次幂分频，直接修改generic类属变量参数即可。五实验结论 本次实验使我们了解和认识altera fpga/cpld软件，理论与实践相结合，为以后的学习打下坚实的基础。实验二 序列信号检测器一实验目的（1）掌握关于串行序列的设计。（2）掌握状态机的设计。二实验要求（1）设计序列发生器，产生序列：0111010011011010。（2）设计检测器，若检测到串行序

4、列11010，则输出为1，否则输出为0，并对其进行仿真。三实验原理每收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为5位，需要5个状态；另外，还需要增加一个“未收到一个有效位”状态，共6个状态；画出状态转换图，如图所示，这是一个莫尔状态机。6个状态机根据编码原则可以用3位二进制数来表示。011011100abcdfe当到达f状态时，zout输出为1，否则为0。四vhdl源程序【程序源代码】library ieee;use ieee.std_logic_1164.all;entity detect isport( din,clk,clr : in std_logic; dout :

5、 out std_logic );end detect;architecture rtl of detect istype state is (s0,s1,s2,s3,s4,s5,s6,s7);signal current_state,next_state : state ;begin process(clk,clr) begin if clr = 0 thenquartus ii current_state = s0; elsif clk event and clk = 1 then current_state dout = 0; if din = 1 then next_state = s

6、1; else next_state dout = 0; if din = 1 then next_state = s2; else next_state dout = 0; if din = 1 then next_state = s3; else next_state dout = 0; if din = 0 then next_state = s4; else next_state dout = 0; if din = 0 then next_state = s5; else next_state dout = 0; if din = 1 then next_state = s6; el

7、se next_state dout = 0; if din = 0 then next_state = s7; else next_state if din = 1 then next_state = s0; dout = 1; else next_state = s0; dout current_state = s0; dout = 0; end case ; end process;end rtl;五实验总结在此次的课程实验中，使我对vhdl语言有了进一步的认识和了解。对于以后的工作或学习奠定一定的基础。附录1.集成电路2.门集电路图3.时序仿真结果实验三 交通控制器的设计一实验目的（1

8、）初步学习运用vhdl语言编写模块程序。（2）巩固课堂所学的组合逻辑电路，时序逻辑电路及其有关的应用。（3）提高实践及运用理论知识。二实验原理利用eda/sopc实验开发平台提供的八位七段管码显示模块以及ep2c35核心板，实现交通灯信号控制器。1.总体设计框图 2.原理概述：（1）由于主干道，支干道的交通灯均在绿，黄，红三种状态之间有顺序的转换，组合共有四种。所以，利用状态机按照设定的条件实现“主绿，支红” 、“主黄，支红” 、“主红，支绿”、“主红，支黄”4种状态之间的切换。(2)因为红黄绿灯之间转换有时间限制，所以要有计数器，可用七段数码管显示模块，由于时间是两位数，所以只需要八位七段管

9、码显示模块其中的2位实现时间显示。(3)由于实验室提供的基准频率为50mhz,所以得用分频器得到所需要的频率。 三vhdl源程序【程序源代码】library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count isgeneric ( dwidth : integer := 4);port(clr : in std_logic;clk : in std_logic;count_data : out std_logic_vector(dwidth - 1 downto 0);end count;

10、architecture rtl of count issignal temp : std_logic_vector(dwidth - 1 downto 0);beginprocess(clk,clr)beginif (clr = 0) then -清零temp = 0000;elsif (clk event and clk = 1 ) thenif temp = 1001 then - 计数满后归零temp = 0000;elsetemp = temp + 1 ;end if;end if;end process;count_data = temp; -输出计数结果end rtl;四实验总结

11、 在此次的课程设计中，我遇到了很多的问题。但是如果自己通过翻阅资料，或者请教老师同学，努力了也坚持了下来，那么所掌握的，就不仅仅是课本上的简单理论，而是丰富的实践经验，这些经验对于以后的工作或学习奠定一定的基础。附录1.集成电路2.门集电路3.时域仿真实验四 十进制计数器一 实验目的（1） 了解计数器的工作原理和应用。（2） 了解计数器中的编码方式。二 实验原理在时钟沿有效时尽享累加计数，计数满后自动归零，清零信号有效时，计数器的输出端全部清零；其他情况下，计数器的输出保持不变。三vhdl源程序【程序源代码】library ieee;use ieee.std_logic_1164.all;us

12、e ieee.std_logic_unsigned.all;entity count isgeneric ( dwidth : integer := 4); port( clr : in std_logic; clk : in std_logic; count_data : out std_logic_vector(dwidth - 1 downto 0) );end count;architecture rtl of count issignal temp : std_logic_vector(dwidth - 1 downto 0);begin process(clk,clr) begin

13、 if (clr = 0) then -清零 temp = 0000; elsif (clk event and clk = 1 ) then if temp = 1001 then - 计数满后归零 temp = 0000; else temp = temp + 1 ; end if; end if; end process;count_data = temp; -输出计数结果end rtl;四实验总结通过此次课程设计，使我更加扎实的掌握了有关方面的知识，在设计过程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查终于找出了原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。

14、实践出真知，通过亲自动手制作，使我们掌握的知识不再是纸上谈兵。附录1.集成电路2.门集电路3.时域仿真实验五 分位译码器电路一实验目的（1）了解分位译码器的工作原理。（2）了解分位译码器的应用。二实验原理1.七段显示译码器在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果；另一方 面用于监视数字系统的工作情况。因此，数字显示电路是许多数字设备不可缺少的部分。数字显示电路通常由译码器、驱动 器和显示器等部分组成，如图5.3.5所示。 7448七段显示译码器 7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。该集成显示译码器设有多个辅助控制

15、端，以增强器件的功能。 7448的功能表如表5.3.4所示，它有3个辅助控制端lt、rbi、bi/rbo,现简要说明如下： 灭灯输入bi/rbo bi/rbo是特殊控制端，有时作为输入，有时作为输出。当bi/rbo作输入使用且bi0时，无论其它输入端是什么电平，所有各段输入ag均为0，所以字形熄灭。 试灯输入lt 当lt0时，bi/rbo是输出端，且rbo1，此时无论其它输入端是什么状态，所有各段输出ag均为1,显示字形8。该输入端常用于检查7488本身及显示器的好坏。三vhdl源程序【程序源代码】library ieee; -引用库use ieee.std_logic_1164.all;us

16、e ieee.numeric_std.all;use ieee.std_logic_unsigned.all;entity led_disp is port ( clk,rst : in std_logic; -clk计数脉冲 rst计数复位， data : in std_logic_vector(5 downto 0); -要显示的数据 sel : out std_logic_vector( 1 downto 0); data_disp : out std_logic_vector(6 downto 0);end led_disp;architecture rtl of led_disp i

17、ssignal count : integer range 9 downto 0;signal temp : integer range 4 downto 0;signal number_h,number_l : integer range 0 to 9;beginprocess(data,clk,rst)beginif (rst = 0) then number_h = 0; number_l = 60 ) then number_h = 6; number_l = 50) then number_h = 5; number_l = 40 ) then number_h = 4; numbe

18、r_l = 30) then number_h = 3; number_l = 20) then number_h = 2; number_l = 10) then number_h = 8; number_l = to_integer(unsigned(data) - 10;else number_h = 0; number_l = to_integer(unsigned(data);end if;end process;process( clk,rst,temp,number_h,number_l) begin if ( clk event and clk = 1 ) then if ( temp = 1 ) then -计数到9清零 temp = 0; else temp sel = 01; count sel = 10; count null; end case ;end process; proce