数字电路与数字逻辑第十章1

1、可编程逻辑器件（PLD） 10.1 PLD的基本结构,外部 数据 输入,输入 电路,与 阵列,或 阵列,输出 电路,数据 输出,反馈,PLD的总体结构,10.2 PLD的表示方法 1）缓冲电路,A,A,A,2)与门、或门及连接表示,F,A B C,1,F,A B C,固定连接,编程连接,断开,3）多路选择器,00 01 10 11,A B C D,F,C0 C1,10.3 PLD的分类,10.3.1 PLD的集成度分类,可编程逻辑器件PLD,低密度可编程 逻辑器件PLD,高密度可编程 逻辑器件PLD,PROM,PLA,FPGA,CPLD,GAL,PAL,10.3.2 PLD的制造工艺分类 分为

2、一次性编程的PLD,紫外线可擦除的可编程逻辑器件EPLD和电可擦除的可编程逻辑器件EEPLD,10.4 可编程逻辑阵列PLA 1)PLA基本结构,1,1,1,1,F1,F2,F3,输入 电路,与 阵列,或阵列,A,B,C,1,1,1,1,F1,F2,A0,A1,A2,例 用PLA器件实现函数,F1（ A0， A1 ， A2 ）=(3,4,6,7) F2（ A0， A1 ， A2 ）=(0,2,3,4,7,F1（ A0， A1 ， A2 ） =A2A0+A1A0 F2（ A0， A1 ， A2 ） =A1A0+A2A1+A1A0,10.5 可编程阵列逻辑PAL,1）专用输出结构,1,1,1,1,

3、O0,O1,O2,输入 电路,与 阵列,固定或阵列,I0,I1,I2,2）可编程输入/输出结构 具有输出三态缓冲器和输出反馈的特点,1,1,EN,1,1,I,I/O,3）寄存器输出结构,1,1,EN,1,1,I,Q,输出三态缓冲器和或阵列输出之间增加了触发器组成的寄存器同时触发器的Q端经缓冲器反馈到与阵列的输入端,D,Q Q,CLOCK,OE,1,1,EN,1,1,I,Q,D,Q Q,CLOCK,OE,4）异或输出结构,1,1,与寄存器输出结构类似，只是在或阵列的输出端增加了异或门,10.6 通用阵列逻辑GAL 基本结构与PAL一样，与阵列可编程，或阵列固定。但其输出电路比PAL复杂，功能更强

4、。 1）GAL总体结构 8个输入缓冲器；8个输出缓冲器；8个输出逻辑宏单元（或门阵列包含于其中）； 可编程与门阵列（由88个与门构成，形成64个乘积项，每个与门有32个输入端）；8个输出反馈/输入缓冲器； 除以上5个组成部分外，还有1个时钟输入端（引脚1）、1个输出三态控制端（引脚11），1个电源VCC端和1个接地端（图中未画出）。 2）输出逻辑宏单元OLMC OLMC结构（或门；异或门；D触发器；4个多路选择器） 结构控制字,PT63 PT32,PT31 PT0,82位,1215,1219,1619,图10.6.2 OLMC的结构框图,图10.6.2 OLMC的结构框图,FMUX的控制表,1

5、,1,EN,NC,NC,反馈,I/O(n,至另一个邻级,来自邻级输出（m,CLK,OE,OE,CLK,NC,NC,NC,NC,在OLMC(12)和OLMC(19)中SYN代替AC0 , SYN代替AC1 (m,专用输入工作模式（ SYN =1； AC0 =0； AC1 (n)=1 ） 备注：1和11脚为数据输入，三态门禁止,图10.6.2 OLMC的结构框图,FMUX的控制表,1,1,EN,反馈,I/O(n,来自邻级输出（m,CLK,OE,OE,CLK,NC,NC,NC,NC,在OLMC(12)和OLMC(19)中SYN代替AC0 , SYN代替AC1 (m,专用组合输出工作模式（ SYN =1； AC0 =0； AC1 (n)=0 ； 备注：1和11脚为数据输入，三态门选通。,NC,VCC,1,1,XOR,来自 与阵列,XOR(n)=0时，输出极性为低电平有效； XOR(n)=1时，输出极性为高电平有效,三、行地址结构,图10.6.5 GAL16V8编程单元的地址分配,移 位 寄 存 器,与逻辑阵列,与逻辑阵列,PT63 PT32,PT31 PT0,0,31,32,电