正交信号发生器课程设计

湖南人文科技学院课程设计报告课程名称VHDL语言与EDA课程设计设计题目正交信号发生器系别通信与控制工程系专业电子信息工程班级10级电子信息工程3班学生姓名学号起止日期2013年6月8日2012年6月18日指导教师教研室主任摘要EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。本文详细介绍了基于FPGA的DSP开发技术，提供了一种设计正交信号发生器的方案。在信号检测和信号处理中经常需要正交信号。由于正交方波信号较易得到，所以工程人员进行相关检测时所采用的正交信号源通常为方波信号。但通过对方波信号作傅立叶分析可知，这种信号含有丰富的谐波分量，严重影响相关检测中的接收精度及检测灵敏度。采用可控的正、余弦波作正交信号，就可以有效地避免谐波问题。本文采用MATLABDSPBUILDER建立模型来实现正交信号发生器，使用自顶向下的设计方法，设计简单，能够提高设计效率。利用DSPBUILDER建立起数学模型，实现了模块化的设计变得直观。在SIMULINK中进行仿真验证，通过SIGNALCOMPILER将模型转换成硬件描述语言，经过QUARTUS仿真正确后，下载到FPGA里，输出的正交信号能灵活的调频，调相，调幅，实现全数字化设计。该方案简化了硬件设计的难度。对各个模块的参数进行简单的设置就能完成复杂的电子设计系统设计。关键词EDA技术；DSPBUILDER；正交信号发生器；SIGNALCOMPILER目录设计要求11、方案论证与对比111方案一112方案二113方案选择22、系统总体方案设计及实现221正交信号发生器设计2211DDS原理及设计2212频率字输入的计算6213输出波形峰峰值的计算6214相位差的计算6215正交信号发生器电路模型图7216SIMULINK模型的仿真822SIGNALCOMPILER的使用9221分析当前的模块9222设置SIGNALCOMPILER9223把模型文件MDL转换成VHDL9224综合9225QUARTUS试配1023嵌入式锁相环的设计1024引脚的锁定103、设计结果与结论114、结束语及致谢115、元器件及仪器设备明细表126、参考文献137、程序清单13正交信号发生器设计要求能通过按键进行幅度控制，输出信号的频率在1050KHZ,或者固定在某一频率上，要求峰峰值大于3V，且输出波形不失真。1、方案论证与对比11方案一该方案根据矩阵式键盘输入给FPGA送出频率控制字与相位控制字，用于设定输出正弦波的频率与相位。高速DA转换器用于正弦波的DA转换。FPGA构成DDS的核心部分，用于接收送来的频率字与相位字，同时给DA转换器输出正弦波数据。采用字符型液晶显示屏实时显示输出的频率与相位。该方案需借助QUARTUS来完成。12方案二该方案是基于DSPBUILDER与DDS并借助于MATLAB进行设计的。首先在MATLAB中DSPBUILD的SIMULINK中进行建模，系统仿真通过SIGNALCOMPILER将模型设计文件转换成相应的硬件描述语言（VHDL），在QUARTUS平台上进行综合生成网表图1方案一原理框图按键控制DDS相位累加器幅度控制D/A转换电路A频率字输入相位字输入A路输出文件，并适配下载至FPGA。在这个方案中，有两路正弦信号，一路为参考信号，另一路是可数控的移动信号，并且这两路可同步进行幅度和频率数控，即对于这两路输出的正弦信号，在相位、频率和幅度3个参数上都能完成等步长数控步进，而且还能对指定的参数进行设定。频率字输入图2方案二原理框图信号输出DDS相位累加器加法器查找表查找表相位字输入信号输出13方案选择方案一是基于QUARTUS，在设计的过程中，利用VHDL完成电路设计，必须借助于EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理，才能使此项设计在FPGA上完成硬件实现并得到硬件测试，在进行HDL文本输入设计流程中比较繁琐，而且容易出错。而方案二是基于DSPBUILDER进行手动流程设计，在设计过程中，DSPBUILDER会自动完成VHDL的转换、综合、适配，而不像方案一那样要进行HDL文本输入，这样的话就能避免文本输入过程中的绝大多数错误。因而我们选择方案二。2、系统总体方案设计及实现21正交信号发生器设计211DDS原理及设计直接数字频率合成技术DIRECTDIGITALSYNTHESIS，DDS是一种从相位概念出发直接合成所需要的波形的新的全数字频率合成技术，该技术具有频率分辨率高、频率变化速度快、相位可连续性变化等特点，在数字通信系统中被广泛采用，是信号生成的最佳选择。DDS主要由相位累加器、相位调制器、正弦ROM查找表、D/A转换器等组成。系统时钟CLK由一个稳定的晶体振荡器产生,用来同步整个合成器的各组成部分。同步寄存器的使用是为了当输入的频率字改变时不会干扰相位累加器的正常工作。相位累加器是整个DDS的核心,它由N位加法器和N位相位寄存器级联构成,类似一个简单的加法器,完成上面推导中的相位累加功能。每来一个时钟脉冲,加法器就将输入的N位频率字与相位寄存器输出的累加相位数据相加,然后将相加后的结果送至相位累加器的输入端,相位寄存器就将在上一个时钟作用后产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟的作用下继续将相位数据与输入的频率字相加。当相位累加器累加满量2时,就会产生一次溢出,完成一个周期性的动作,这个周期就是合成信号的一个周期,累加器的溢出频率就是DDS的合成信号频率。相位调制器接收相位累加器的相位输出,并与一个相位偏移值相加,主要用于信号的相位调制,如PSK相移键控等。在不使用时可去掉该部分,或加一个固定的相位字输入。注意相位字输入也要用同步寄存器保持同步,但相位字输入的宽度M与频率字输入N往往是不相等的,一般M11,WIDTH_INR0,WIDTH_OUTL10,WIDTH_OUTR0,LPM_SIGNEDBUSISUNSIGNED,ROUND0,SATUR0PORTMAPXINA17W,YOUTSAOUTPUTOOUTPUTI/OASSIGNMENTFROMSIMULINKBLOCK“OUTPUT1“OUTPUT1ISBFGENERICMAPWIDTH_INL11,WIDTH_INR0,WIDTH_OUTL10,WIDTH_OUTR0,LPM_SIGNEDBUSISUNSIGNED,ROUND0,SATUR0PORTMAPXINA18W,YOUTSAOUTPUT1OBUSFORMATTINGSIMULINKBLOCK“ALTBUS“ALTBUSISBFGENERICMAPWIDTH_INL34,WIDTH_INR0,WIDTH_OUTL32,WIDTH_OUTR0,LPM_SIGNEDBUSISUNSIGNED,ROUND0,SATUR0PORTMAPXINA7W,YOUTA0W31DOWNTO0DELAYELEMENTSIMULINKBLOCK“DELAY“DELAYISDELAYGENERICMAPLPM_WIDTH34,LPM_DELAY1,SEQUENCELENGTH1,SEQUENCEVALUE1PORTMAPDATAAA12W,CLOCKCLOCK,ENA1,SCLRSCLR,RESULTA7WPRODUCTOPERATORSIMULINKBLOCK“PRODUCT“PRODUCTIALTIMULTGENERICMAPLPM_WIDTHA11,LPM_WIDTHB9,PIPELINE0,ONE_INPUT0,LPM1,LPM_HINT“UNUSED“,CST_VAL“000000000“,SEQUENCELENGTH1,SEQUENCEVALUE1,DSPB_WIDTHR20PORTMAPDATAAA14W,DATABA5W,CLOCK0,ENA1,SCLR0,RESULTA10WPRODUCTOPERATORSIMULINKBLOCK“PRODUCT1“PRODUCT1IALTIMULTGENERICMAPLPM_WIDTHA11,LPM_WIDTHB9,PIPELINE0,ONE_INPUT0,LPM0,LPM_HINT“UNUSED“,CST_VAL“000000000“,SEQUENCELENGTH1,SEQUENCEVALUE1,DSPB_WIDTHR20PORTMAPDATAAA15W,DATABA6W,CLOCK0,ENA1,SCLR0,RESULTA11WSUMOPERATORSIMULINKBLOCK“PARALLELADDERSUBTRACTOR“PARALLELADDERSUBTRACTORISADDERSUBGENERICMAPLPM_WIDTH33,PIPELINE1,SEQUENCELENGTH1,SEQUENCEVALUE1,ADDSUBVALADDADDPORTMAPDATAAA0W,DATABA9W,CLOCKCLOCK,ENA1,SCLRSCLR,RESULTA12WSUMOPERATORSIMULINKBLOCK“PARALLELADDERSUBTRACTOR1“PARALLELADDERSUBTRACTOR1ISADDERSUBGENERICMAPLPM_WIDTH34,PIPELINE1,SEQUENCELENGTH1,SEQUENCEVALUE1,ADDSUBVALADDADDPORTMAPDATAA32DOWNTO0A4W32DOWNTO0,DATAA33A4W32,DATABA7W,CLOCKCLOCK,ENA1,SCLRSCLR,RESULTA13WLOOKUPTABLESIMULINKBLOCK“LUT“LUTILPM_ROMGENERICMAPLPM_WIDTH10,LPM_WIDTHAD10,LPM_ADDRESS_CONTROL“REGISTERED“,LPM_OUTDATA“UNREGISTERED“,LPM_FILE“BIAOZHUN1LUTHEX“PORTMAPADDRESS9DOWNTO0A16W9DOWNTO0,INCLOCKCLOCK,QA14W9DOWNTO0A14W1010,LPM_WIDTHAD10,LPM_ADDRESS_CONTROL“REGISTERED“,LPM_OUTDATA“UNREGISTERED“,LPM_FILE“BIAOZHUN1LUT1HEX“PORTMAPADDRESS9DOWNTO0A16W9DOWNTO0,INCLOCKCLOCK,QA15W9DOWNTO0A15W1032,WIDTHOUT10,MSB31,LSB22,ROUND0,LPM_SIGNEDBUSISUNSIGNED,SATUR0PORTMAPXIN31DOWNTO0A13W31DOWNTO0,YOUTA16W9DOWNTO0BUSCONVERSIONSIMULINKBLOCK“BUSCONVERSION2“BUSCONVERSION2ISREDGENERICMAPWIDTHIN20,WIDTHOUT10,MSB18,LSB9,ROUND0,LPM_SIGNEDBUSISUNSIGNED,SATUR0PORTMAPXIN19DOWNTO0A10W19D