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大学本科生毕业论文 IVCCD芯片的静电防护设计摘要：CCD芯片TCD1208AP由半导体工艺制成，所以存在着静电防护的问题，静电是造成产品失效的首要因素。本论文对CCD芯片TCD1208AP片上人体模型的静电防护做了一些研究，以消除人体模型的静电对其的破坏。 本论文着重从理论上解决了OD与SS之间传统侦测电路的一个共同的缺点：热插播事件和ESD(静电泄放)的快速瞬变都会使NMOS管导通。在完成各个管脚的ESD保护电路的版图设计时，主要介绍了自己的布局布线技巧。另外研究了ESD保护电路对CCD高频时钟脉冲信号输入时所产生的RC延时，首先建立ESD保护电路的理想等效电路，建立CCD芯片加载ESD保护电路后产生RC延时的数学模型，然后用数学软件MATLAB计算出了ESD保护电路对高频信号所产生的RC延时,根据设计要求这个延时不能超过20纳秒。关键词 ： CCD芯片静电防护设计 I/O延时数学模型的建立The Electrostatic Protection Design of The CCD ChipABSTRACT：CCD chip TCD1208AP is made by the semiconductor technology, therefore electrostatic protection problem exists on this chip. Static electricity is the primary cause of failure of the product, This paper studies HBM Electrostatic protection design on the CCD chip TCD1208AP, some design has been carried out to eliminate the static electricity damage to the CCD chip TCD1208AP.This paper primarily solves the problem of traditional detection circuits between the OD and SS in a theory level: the power-on and the fast transient of ESD(Electro-Static discharge ) will both turn the NMOS on. In addition this paper also carries out the layout design of the ESD protection circuit for each pin, and introduces the layout design skills. We also focuses on studying the delay of ESD protection circuit under CCD high-frequency signals input. Firstly, we completed the establishment of equivalent circuit . then establishing the mathematical model of the RC delay when the CCD chip ESD protection is loaded on it . lastly, calculating the RC delay by using mathematical software MATLAB. According to the design requirements, this delay can not be more than 20 ns.Key Words: CCD chip electrostatic protection design the establishment of the mathematical model of I/O delay目录第1章 绪言.1 1.1 研究背景及意义.1 1.2 国内外的研究现状.1 1.3 本论文研究的问题.2第2章 CCD芯片TCD1208AP的原理.3 2.1 TCD1208AP的管脚介绍. 3 2.1.1 和的功能介绍. 4 2.1.2 SH管脚的功能介绍. 5 2.1.3 RS管脚的功能介绍. 5 2.1.4 OS和DOS管脚的功能介绍.6 2.1.5 OD和SS以及NC管脚的功能介绍. 6 2.2 TCD1208AP的技术指标. 7 2.3 TCD1208AP的面积参数. 8 2.4 本章小结.9第3章 CCD芯片TCD1208AP的静电防护设计. 9 3.1 静电防护的方法 . 9 3.1.1 静电的产生. 9 3.1.2 静电保护的原理. 9 3.1.3 片上ESD单元设计的几种方法. 11 3.2 片上ESD保护电路的设计.12 3.2.1 CCD芯片ESD保护电路的设计考量. 12 3.2.2 、SH、RS管脚保护电路的设计.12 3.2.3 SS与OD以及NC管脚的ESD侦测保护电路的设计. 13 3.2.4 DOS和OS的ESD保护电路的设计.22 3.3 ESD保护电路的版图设计. 23 3.3.1 片上ESD电路的制造流程.23 3.3.2 ESD基础器件的版图介绍. 23 3.3.3 CCD芯片各个管脚的ESD电路的版图设计.29 3.4 本章小结.32第4章 寄生参数的提取及分析.334.1 ESD等效RC滤波电路的建立.33 4.1.1 PN结电容介绍. 33 4.1.2 PN节势垒电容的计算.33 4.1.3 ESD等效电路的建立 . 34 4.2 RC延时的估算.37 4.2.1 ESD电路产生的RC延时公式的推导. 37 4.2.2 ESD电路版图寄生参数的提取和计算. 39 4.3 CCD全芯片ESD保护的版图设计. 40 4.4 ESD保护电路版图的验证 .42 4.4.1 版图的设计规则验证.42 4.4.2 版图的LVS验证.42 4.5本章小结. 43总结. . 47 致谢. . 48参考文献. .49 西南科技大学本科生毕业论文 第一章 绪 言1.1 研究背景及意义 静电泄放有四种类型：人体放电模式、机器放电模式、器件充电模式、电场感应模式，本论文探讨的是人体放电模型，以下所提到的静电都是人体模型，其安全值取的是4000V。它广泛存在于我们日常的生活之中，在芯片的制造、运输和使用过程中芯片的内外会积累一定的电荷，这些电荷会瞬间进入芯片内部，超过的电子元件是由ESD引起的，很多IC设计公司已经把静电防护上升到战略的高度。当我们的人体或者其它的物体触碰到光电集成器件CCD芯片TCD1208AP的管脚时就会产生ESD现象，TCD1208AP的管脚连接着复位栅、转移栅、时钟脉冲等结构，静电防护显得尤为重要。如图11所示：沟阻沟阻P-SI栅氧图11 MOS电容器 这些结构中栅氧的厚度很薄且脆弱，所以极易受到静电的冲击，在静电发生过程中瞬间的高压会对光电集成器件薄弱的栅氧产生不可恢复性的破坏作用，从而使芯片失效沦为废品，给企业带来巨大的损失。这个时候为其设计可消耗ESD事件产生的能量的保护机构成为一个重要的课题，保护CCD芯片免受静电的影响，提高CCD芯片的成品率。1.2 静电防护的国内外研究现状 当今集成电路发展突飞猛进，随着特征尺寸的减少，栅氧层厚度越来越薄，而外部环境的ESD电压并没有发生变化，所以芯片的成品率受到了威胁，面对这个问题国内外很多科研机构和高等院校对这个问题进行了研究，包括台湾交通大学、中国清华大学、美国中佛罗里达大学、美国IBM公司、美国INTEL公司等。美国加州大学河畔分校主要研究的方向是硅基射频片上ESD防护技术，美国中佛罗里达大学主要研究的是高压工艺下的ESD防护技术，中国清华大学研究的是基本ESD防护器件的电路级建模，美国IBM公司主要研究的是纳米工艺上的片上ESD防护技术，CCD芯片是由集成电路工艺制造而来，所以面对同样的一个问题，针对ESD对CCD芯片TCD1208AP的影响，本论文从理论上提出消除静电的方案。1.3 本论文研究问题 本论文主要研究的是人体模型的静电防护，针对此种静电对CCD芯片TCD1208AP的破坏作用，本论文研究的对象是片上防护技术，本论文设计出可消耗ESD事件产生的能量保护的机构，主要研究以下几个问题： 第三章：完成CCD芯片TCD1208AP的ESD保护电路的设计及其版图设计，着重从理论上解决电源和地之间的ESD侦测电路中的一个共同的缺点：任何快速瞬变（包括电源这样的瞬变）都可以触发导通进而损坏含有连接电源管脚的GGNMOS结构的集成电路。 第四章：从版图上提取寄生参数，建立数学模型分析ESD保护电路产生的RC延时，看是否设计达到了CCD芯片的技术指标。第二章 CCD芯片TCD1208AP的原理日本TOSHIBA公司生产的线阵CCD产品TCD1208AP。它具有2160个像元，像元尺寸及间距为14m14m，灵敏度高，暗电流低，工作电压为单一的5V，为二相输出的线阵CCD器件，是早期TCD142D的改进型。主要用于通信传真、图像扫描、光学字符阅读机等场合。TCD1208AP采用二相驱动脉冲(5V)工作，时序脉冲驱动电路提供四路工作脉冲(5V)：光积分脉冲SH，电荷转移脉冲F11、F12，输出复位脉冲RS ，下面介绍一下它的原理。 2.1 TCD1208AP各个管脚的功能介绍图 2-1 TCD1208AP的管脚其管脚功能如表2-1所示：PIN脚功能工作电压 （6）时钟脉冲15V （19）时钟脉冲25V SH （21）转移栅5VRS （4）复位栅5VOS （1）信号输出3V-4.5VDOS （2）补偿输出3V-4.5VOD （3）电源5VSS （22）地0VNC未连接0V表2-1：TCD1208AP的管脚介绍2.1.1 和的功能介绍和是时钟脉冲和它们的时序关系如图2-2所示图 2-2: 和的时钟脉冲关系和管脚连接的是转移脉冲，在它们的配合之下就可以完成对信号电荷的转移，当为高电位时为低电位，此时信号电荷存储在下的势阱中。当由高电位变为低电位，由低电位变为高电位时，由于的势阱比下的势阱高，所以下的电荷就会向下的势阱转移，最终电荷储存在了势阱下，这就完成了对电荷的转移，经过一个时钟周期信号电荷就向右移动一个位置。2.1.2 SH管脚的功能介绍SH的管脚是连接的转移栅，转移栅的作用是将光敏元中的信号电荷转移到模拟移位寄存器中，当SH为低电位时光敏元和移位寄存器之间由沟阻隔开，当SH为高电位是沟阻才能导通，电荷才能转移到移位寄存器中，其过程如2-3所示模拟移位寄存器电荷输出电荷注入转移栅转移脉冲光敏元图 2-3 线阵CCD器件的构成2.1.3 RS管脚的功能介绍RS管脚连接的复位栅，该CCD芯片采用“浮置扩散输出结构”，其原理结构如图2-4所示：电容图2-4 信号电荷的检测GNDP-SIFDRDR输出VDD复位栅就是图2-4中的，其所起的作用如下：当为一定值的正电压，在下面形成了耗尽层，使得于FD之间建立导电沟道，当为高电位期间，点荷包存储的电极下面，随后复位栅RS加正的复位脉冲，使得FD区于RD区沟通，因为正几十伏的直流偏执电压，则FD区的电荷被RD区抽走，复位脉冲过后，两区成夹断状态。之后转变为低电位其下面的电荷包通过OG下的沟道转移到FD区，此时FD区的电位变化量为： ）2.1.4 OS和DOS管脚的功能介绍图2-5： OS和DOS的补偿放大电路0S为CCD芯片信号的输出，DOS为补偿输出，为什么要补偿输出勒？OS和DOS的外围电路如图2-5所示，OS与DOS的外围电路是由差分运算放大器组成，OS和DOS从外围电路的栅极输入，根据差分运放的性质：对于完全对称的差分放大电路来说，R1=R2，R3=R4，显然两管得漏极电位变化相同，因而输出电压为零，所以对共模信号没有放大能力。利用此性质可以消除共模噪声（温度噪声）对信号的影响，另外OS和DOS的信号输出中叠加有复位期间的高电平脉冲和浮置电平，DOS的补偿输出通过差分运放可以让我们抑制浮置电平和复位高脉冲对信号的影响。2.1.5 OD和SS以及NC管脚的功能介绍OD为芯片的电源，SS为芯片的地，所有的NC都连接到SS电位上。在对这些管脚有了一定的了解之后，才能更好的为芯片提供静电保护设计。提出了我们对CCD芯片TCD1208AP的ESD保护电路的设计考量2.2 TCD1208AP的技术指标首先我们来看一下电压指标要求，如下表所示符号最小值典型值最大值单位 4.555.5V4.555.5V4.555.5V4.555.5V表2-2：CCD的电压技术指标接下来我们看一下对各种时序脉冲如2-6图所示图 2-6 CCD芯片的各种时序脉冲对各种脉冲时间参数要求如下表所示符号最小值典型值最大值单位t1 t5 0100-nst2 t4050-nst35001000-nst6 t7 060100nst8 t10020-nsT9 40250-nsT11230-nst12 t13-150-ns表2-3 CCD芯片各种脉冲的时间指标 在对芯片进行静电防护设计时，由于寄生RC的存在组成了RC滤波电路，会产生一个RC延时，在进行静电防护设计时这个RC延时不能超过t2、t4、t6 t7、t8、t10的最大值，否则会对CCD芯片性能产生较大的影响，所以这是我们在进行静电防护设计时特别需要关注的。2.3 TCD1208AP 芯片面积参数图2-7芯片的面积参数 由图可知该TCD1208AP的长度是30.3mm，宽度为9.65mm，芯片管脚与管脚之间的距离为2.54mm。了解了面积参数之后，为接下来我们进行版图设计提供了参考。2.4 本章小结 本章介绍了CCD芯片TCD1208AP的原理，包括电荷的存储、转移、检测。也得到了芯片的面积资料和技术指标：电压要求和时序脉冲的时间要求。从而提出了我们在CCD芯片静电防护设计上I/O延时和面积的要求。第三章 CCD芯片TCD1208AP的静电防护设计3.1 静电防护的方法集成电路中ESD问题的解决主要有三种方法：1、避免ESD的发生2、片外专用器件3、片上ESD防护单元设计。在我们自然界中基本上不能避免静电的发生，而第二种方法要占用系统级资源，所以我们采用第三种方法。即设计片上ESD防护单元。3.1.1 静电的产生静电广泛的存在于我们的生活之中，人们在移动、搬运等过程中会产生摩擦，在摩擦的过程中会改变正、负电子量，这些正、负电子量在累计到适当量时，当两对象接近其电位或能量不同即会有释放的动作，这就是静电释放。静电可以说是无处不在，任何两个物体摩擦都可能产生静电，而带有静电的物体接触到金属管脚会产生瞬间的高压放电，会经金属管脚影响内部电路，静电放电所引起的损害，是造成电子系统失效的最大的潜在原因。本论文探讨的是人体模型的静电，以下所提到的静电都是人体模型，其安全值取的是4000V。3.1.2 静电保护的原理首先介绍一下芯片TCD1208AP（如图2-1所示）的若干种ESD放电路径：1、SS接地，正或负的ESD电压出现在该I/O脚对SS脚放电，此时OD与其它脚皆悬空。2、OD接地，正或负的ESD电压出现在该I/O脚对OD脚放电，此时SS与其它脚皆悬空。3、I/O脚接地，正或负的ESD电压出现在某一I/O脚，此时所有的OD脚和SS脚皆悬空。针对ESD的放电特点提出了ESD保护电路，其必须全方位的考虑如上所述的ESD放电的各种组合，一个全芯片的ESD防护电路如3-1所示：图3-1：全芯片的ESD保护电路图它由INPUT 的ESD保护电路和OUTPUT 的ESD保护电路和VDD以及GND的ESD保护电路组成。当从INPUTPAD来一个正的ESD电压时，ESD电路会导通从而提供了ESD放电路径，以免ESD电流流入IC内部电路造成损伤，但当芯片正常工作时这些ESD保护电路又处于不工作状态，不影响芯片的正常工作。ESD电路的原理如3-2图所示图3-2 ESD保护电路的原理 ESD保护电路运用了二极管的反向击穿特性如3-3图所示，图 3-3 ：一个普通二极管的伏安特性曲线 当PAD来一个信号电压时，由于信号电压不可能比VDD大比GND小，所以二极管都不会导通，当PAD来一个ESD电压时，由于电压比较大，二极管被反向击穿（击穿电压一般为负几伏到几十伏之间）而导通，避免电流在芯片内部流过，因为二极管的正向导通电压为0.7伏左右，所以其电位会被钳位在GND-0.7到VDD+0.7伏之间，从而保护了芯片内部电路。3.1.3 片上ESD单元设计的几种方法 下面介绍ESD设计主要几种方法： 1、齐纳箝位：理想的齐纳管施加的正箝位电压应等于其反向击穿电压，大大多数齐纳二极管包含足够的内部串联电阻，从而使得箝位电压远大于理想值，这些电阻能将ESD能量分散到大量的硅中，实际增加了齐纳管的稳定性。 2、两级齐纳箝位：单级齐纳箝位可以使ESD的瞬间值从几百伏甚至上千伏降低到几十伏，在第一级保护后面串联第二级保护可以提供足够的箝位保护栅氧薄氧层，第一级和第二级之间的电阻限制了流过D2的电流，使第二级齐纳管将栅氧电压限制在安全水平，但该电阻的加入会限制栅电压的转换速率，可能影响某些高速应用。 3、 箝位：这种结构使用NPN晶体管集电结击穿箝位正ESD瞬变的ESD电路，重掺杂发射结的雪崩击穿电压比轻掺杂集电极低很多，因为击穿电压低所以工作在反向放大模式的晶体管是极佳的低压ESD器件。这种结构除了具有相对较高的击穿电压，还能够轻松承受2KV的ESD电压，但是此种结构具有回跳特性不能安全地保护工作在等于或大于其维持电压条件下的低阻管脚。 4、栅接地NMOS箝位：使用GCNMOS结构，ESD事件过程中快速上升的电压将能量耦合到电容上，从而开启NMOS晶体管，这个过程减小了触发晶体管导通所需的峰值电压并且确保了器件所有部分相对均匀的导通。但任何的快速瞬变触发导通，只要电源和电路连接，电源线就会发生这样的瞬变，可以轻易的损坏含有连接电源管脚GCNMOS结构的集成电路。 5、横向SCR箝位：这种结构极其稳定，ESD包含的能量不足以破坏典型SCR结构。但这种结构的触发电压通常太大而不能有效保护低电压CMOS电路，速率触发SCR箝位可以提供绝佳的保护，但是与所有的速率触发机构相同，它们不能用于正常工作过程中经历瞬变的管脚。3.2 片上ESD保护电路的设计 ESD静电防护设计我们选择SMIC的0.35um工艺。我们把TCD1208AP管脚分为三类： 1、连接到栅端的、SH、RS管脚。 2、信号输出的OS和DOS连接到槽区的管脚。3、电源OD和地SS以及连接到SS的NC管脚。同类的管脚我们采用相同的ESD保护电路。3.2.1 CCD芯片ESD电路的设计考量 我们根据第二章CCD芯片TCD1208AP的技术资料提出了三点静电防护时的设计考量。 1、为芯片提供高效的放电路径传递任何静电放电ESD保护的压力 2、在正常工作时（即传递信号时）保持非活动状态，即ESD电路结构不影响正常的芯片功能 3、ESD设计要产生可接受的I/O延时3.2.2 、SH、RS管脚保护电路的设计 首先来看第一类、SH、RS管脚（管脚是连接在栅端）的ESD保护电路如图3-4，即使很大的保护二极管内部串联电阻也会超高10欧姆。一个2KV的HBM（人体模型的静电）其所示冲击产生的峰值大约为1.3A，进而在二极管的串联电阻上产生几十伏的压降，这些ESD诱发瞬变可以毁坏一个薄栅氧化层。虽然二极管自身不能保护栅极介质，但它可以使ESD的瞬间峰值电压从几百伏甚至上千伏降低到几十伏，在第一级保护机构后面串联第二级保护机构可以提供足够的箝位保护栅氧层。 如图3-4中的电路原理显示了两级ESD箝位的设计，第一级保护机构将焊盘电压箝位在可能是100v的最大电压，第二级保护机构通过串联限流的电阻R连接到焊盘上，R的存在限制了流过第二级保护机构的电流，使第二级保护机构将栅氧电压限制在安全水平。所以我们、SH、RS管脚选择如图3-4的ESD保护电路结构，源端和栅连接，衬底和漏端就构成了一个二极管，ESD电流通过漏端流向衬底。图3-4： 、SH、RS管脚的ESD保护电路图 ESD保护电路参数的确定：R 我们选取200欧姆左右，采用的是N型电阻，管子的尺寸：根据工艺库的DESIGN RULER可知：上面的两个P管T1和T2都是由20个管子并联而成，它们每个管子的尺寸如下：W=40um, L=0.55um，下面两个N管T3和T4是由20个管子并联而成，它们每个管子的尺寸如下：W=40um, L=0.55um。这些尺寸是FOUNDRY厂提供可以承受4000V ESD电压的最小尺寸。3.2.3 SS与OD以及NC管脚ESD保护电路的设计接下来是SS和OD以及NC管脚的ESD保护电路，这三个管脚的静电保护比较重要，如图3-5所示图3-5：脚对脚的ESD电压放电路径图 一正 ESD电压加到CCD的某一输入脚，而 CCD 的另一输出脚相对接地，这 ESD 电压在输入脚上可能造成该输入脚上的 ESD 防护用二极管 Dn1 击穿来旁通 ESD 电流到悬空中的 SS 电源线上，该 ESD 电流再经由输出脚NMOS 的寄生二极管 Dn2 而流出 IC 到地去。但是，在Dn1 击穿前，该 ESD 电流会先经由该输入脚的另一ESD 防护用二极管 Dp1 而对悬空中的 OD 电源线充电，而悬空中的SS 也会因输出脚接地而被 Dn2 偏压在接近地的电压准位。因此，发生在一输入脚对另一输出脚的 ESD电压会转变成跨在 OD 与 SS 电源线间的ESD 过压压迫(overstress)。如果这个电压不能有效且快速的进行泄放，这 ESD 电流会随着OD 与 SS 电源线而进入 CCD的内部电路中，而造成 CCD内部损伤，但输入脚与输出脚的 ESD 防护电路仍完好无缺。 ESD 造成 CCD 的内部损伤可能会使OD 对 SS 的漏电增加，这内部损伤要藉由反复的 FunctionTest 才有可能找到被 ESD 破坏的地方，而且ESD 造成内部破坏的地方是一非常随机的现象，很难去防范。为了有效的防上述的情况，我们必须在OD和SS之间做一个有效的ESD电路。其电路图如3-6所示图 3-6 ：OD和SS之间加入侦测电路如虚线框所示一静电放电侦测电路被加入，一基于RC常数的的控制电路被设计用来控制该 NMOS器件的栅极。当有 ESD 过压压迫出现跨在OD 与SS 电源线上时，该静电放电侦测电路会送出一正电压把NMOS 器件导通来旁通掉 ESD 放电电流。由于该 NMOS 元件是藉由其栅极控制而导通，因而具有极低的导通电压。当内部电路器件尚未因 ESD电压而击穿之前，该 NMOS 器件就早已导通来旁通 ESD 放电电流了。这导通的 NMOS 器件在 OD 与 SS 之间成一暂时性的低阻抗状态，因 此跨在 OD 与 SS 之间的 ESD 电压能够很有效地被箝制住，不会再造成内部电路的损伤，但如图3-6所示的侦测电路有一个共同的缺点：因为它们可以被电路中任何快速瞬变触发导通，只要将电源与电路连接，电源线就会发生这样的瞬变，这种情况称为热插拨事件，可以轻易的损坏含有连接电源管脚的GGNMOS结构的集成电路，因为热插拨事件中的转换速率同ESD瞬变产生的转换速率相似，针对上述的传统的ESD侦测电路结构的缺点进行改进以区分热插拨事件和ESD瞬变。我们对虚线框内的ESD侦测电路进行改进如图3-7所示。图3-7 改进后的ESD侦测电路该电路的优点： 1、ESD事件过程中快速上升的电压将能量耦合到电容上，从而开启NMOS晶体管，这个过程减小了触发晶体管导通所需要的峰值电压并且确保了器件所有部分相对均匀的导通 2、当POWER ON 的时候不会触发NMOS管的导通，ESD电压时却能触发NMOS管的导通，能对ESD电压进行有效的泄放。 因为人体模型的ESD的放电过程会短到几百豪微妙（ns），它会产生数安培的瞬间放电电流。一般MOS管的阈值电压为0.7V，MOS管的栅氧击穿电压为20-40V。根据我们对ESD电压要快速且有效的进行泄放，我们提出的设计要求如下： 1、当POWER ON 的时候，不会使MOS管导通（导通电压为0.7V）。 2、当ESD电压来时使MOS管开启但不能把MOS管的栅氧击穿（SMIC 0.35um工艺晶体管的击穿电压为20V-40V左右）。 3、无论是从OD端还是从SS端来一个正的或负的静电都能进行有效的泄放。 4、MOS管的过电流能力要大于3安培左右。 5、MOS管得开启时间要短到纳秒级别，保证ESD电流快速彻底泄放。 6、电容要不能被ESD电压击穿。我们首现要建立数学模型，图3-7的电阻电容部分等效电路为如图3-8所示图 3-8： 等效电路图R1R2这点的电位为U+E电容SSSS接下来我们要进行复频率分析，电容的时域为如图3-9所示图3-9：电容的时域图3-10 ：电容的复频率（电压源型）电容原件的电压于电流的时域关系为式3-1： （3-1）将上式两边取拉式变换得3-2式： （3-2）因为初始电压为零所以 所以其复频率模型为图3-10所示电阻的时域为如图3-11，其复频率模型如图3-12所示。图 3-11 ：电阻的时域RR图 3-12： 电阻的复频域最后我们得到3-8所示电路的复频域模型为图3-13所示:R=R1+R2=+图3-13： ESD侦测电路的复频率模型我们先考虑热插拨事件侦测电路的影响，=所以=由图3-13可知可得式3-3和3-4：-= （3-3） =R （3-4）所以上两式解得式3-5：= （3-5）反解得： （3-6）在进行拉不拉斯反变换：=，MOS管栅端的电压为式3-7： （3-7）同理当考虑ESD瞬变时=，所以= ，MOS管栅端的电压为式3-8： （3-8）(3-9)(3-10)根据我们的设计要求所以满足下面两个公式： =时一个减函数，随着时间的推移其值会成指数减小，所以我们考虑当达到最大值时都不能把MOS管击穿，那么MOS管的栅端就是安全的。 1、对于热插播事件=，即U最大电压为5V，我们设计R2为200欧姆，在栅端加一个R3=200欧姆的电阻（当从SS来一个ESD电压时MOS管栅端也能够承受静电的冲击），R1设计为39800欧姆，如图3-7此时MOS管栅端的电压为，低于MOS管得开启电压0.7V，所以不会使电源和地短路。当电源稳定时一直是5V由于电容的存在不会有电流通过，MOS管栅端的电压变为零。到达了第个一设计要求。2、 如图3-13由=，的最大电压为4000v，最大电流为，我们取R2为200欧姆，此时MOS管栅端的最大电压为,所以不会把管子栅氧击穿。而且MOS管子会开启，会瞬间把OD和SS导通从而把两者之间的电位基本拉平。保护了CCD芯片内部的电路。达到了第二个设计要求。 3、当从VDD端来一个4000V的静电时或者SS端来一个负的4000V静电电压时，如第二点所述，MOS管会开启能把OD和SS之间的静电电压拉平。当从OD端来一个4000V的负的静电时或者SS端来一个正的4000V的静电电压时，N型MOS管得P型衬底和MOS管N型漏端构成了一个正向导通的二极管，二极管的正向导通电压一般为0.7V左右，所以在OD和SS之间产生0.7V的电压，但是不会破坏CCD芯片里面的器件，所以该结构能够抵御各种类型的静电。 4、MOS管的过电流能力要大于3安培，我们查工艺库的资料可知，如果按照最小尺寸0.5um来做的话，过电流能力为，所以我们就可以推出管子的宽度为：um。所以管子的尺寸为W=um，L=0.5um,可以把管子分割成20个W=240um,L=0.5um的NMOS管并联。 5、MOS管得开启时间主要受到MOS电容的影响，MOS管电容模型为如图3-14所示nn图3-14 ：MOS管的电容模型栅和沟道之间的氧化层电容,衬底和沟道之间的耗尽层电容两个电容都是串联，所以总的电容为,一般是一个很小的值，所以我们可以把总的电容，我们查阅SMIC的0.35工艺文件即可知道，从而计算出，最后我们要计算如图3-7中当来一个4000V的ESD电压时，MOS管栅端到达0.7V时所需要的时间，其电路等效模型为如图3-15所示：图3-15：所示 ESD放电时的等效电路图由图3-15所示的电路可以得出三个公式： （3-11） （3-12） （3-13）由这三个公式可以解出得到式3-14： （3-14）经过变换可得式3-15： （3-15） 对两边同时积分可得：,因为t=0时候，U1=0所以m=反解得到t为式3-16：t= （3-16）U1=0.7V,带入可得：t=0.009C=，远远小于几百毫微秒，达到了第五个要求。 6、我们确定电容的值，由，可知在随着时间的推移电容两端的电压，经过我们的计算ESD的泄放电流的时间t是ns级别的数值，SMIC的0.35um集成电路工艺中大多数的不会超过几百PF，考虑到面积问题，所以电容我们取30PF,那么，所以，所以电容两边的电压趋近于零，电容在此种状态下相当于一根导线，不会有被ESD电压击穿的危险，达到了六个要求。3.2.4 DOS与OS以及NC管脚的ESD侦测保护电路的设计 接下来是DOS和OS管脚的ESD保护电路，因为它们都没连接在栅端，所以我们可以采用一级保护结构，如果小型槽区（或者特别易受硅化影响的槽）可能需要一个50-200欧姆的串联限流电阻。如图3-16所示：图3-16： OS和DOS的ESD保护电路图 根据DESIGN RULER可知，它们的尺寸如下：上面的一个P管是由20个管子尺寸如下：W=40um, L=0.55um并联而成，下面的N管是由20个管子尺寸如下：W=40um, L=0.55um并联而成，由第二章图2-5可知OD和DOS连接到差分运放的栅极不会产生电流，所以R的基本不会影响信号的输出，R的值我们取100欧姆。这些尺寸是FOUNDRY厂提供可以承受ESD电压的最小尺寸。3.3 ESD保护电路的版图设计3.3.1 片上ESD电路的制造流程集成电路制造的流程如下： 根据用途要求确定系统总体方案电路设计工艺设计版图设计（产生GDSII数据）生成PG带制作掩模版工艺流片版图设计是连接电路设计和制造两个环节的桥梁。3.3.2 ESD基础器件的版图介绍 我们运用CANDENCE软件所画的版图，其实际意义代表的是掩膜版，然后运用半导体工艺把我们的电路集成到硅上。 1、基础器件PMOS管的版图介绍 PMOS管的版图及其剖面图如图3-17所示：图3-17 ESD器件中PMOS管的版图及对应的剖面图由图可知PMOS管的版图由NW（注入层）、AA（有源区层）、SP（注入层）、GATE(多晶硅层)、M1(第一层金属)、CT(接触空)、SAB层（硅化阻挡层）组成。漏端的宽度比源端宽得多因为ESD电流主要通过漏端和衬底之间构成的反偏PN二极管泄放。 2、基础器件NMOS管的版图介绍 NMOS管的版图及其剖面图如图3-18所示：图3-18 ESD器件中PMOS管及对应的剖面图NMOS管由AA（有源区层）、SN（注入层）、GATE(多晶硅层)、M1(第一层金属)、CT(接触空)、SAB层（硅化阻挡层）组成。漏端的宽度比源端宽得多因为ESD电流主要通过漏端和衬底之间构成的反偏PN二极管泄放。在制造ESD的MOS管器件过程中有一个步骤叫做硅化，其步骤如图3-19所示：图3-19：硅化工艺的步骤 硅多晶硅氧化层第一步：接触孔氧化物去除铂第二步：淀结铂硅化物第三步：烧结第四步：刻蚀铂氧化层硅化物 如上所示的步骤可知硅元素可以和很多金属发生反应，包括铂、钛、钴和镍，形成成分确定的化合物，这些硅化物能形成低阻欧姆接触，硅化会把所有的多晶体变成低阻材料，这在ESD电路中是不希望的，如3-4图所示，MOS管要抵抗高的ESD电压，在管子的漏端必须有一定的电阻才能抵挡，所以我们的MOS管的漏端是不需要硅化的以增加电阻。所以在MOS管的漏端增加了SAB层，阻止该区域被硅化。这就是SAB掩膜层的作用。3、基础器件N型电阻的版图介绍图3-20 ESD器件N型电阻版图及其剖面图 由图可知，N型电阻由端头的AA(有源区)、SN（注入层）、RESAA(电阻的标示层)、CT(接触空)、M1（第一层金属）、V1(连接第一层金属和第二层金属之间的通孔)、M2（第二次金属），由剖面图可知它是运用了N型硅作为电阻。N型电阻运用于ESD器件，因为它们与衬底构成了寄生二极管也可以起到箝位的作用。4、基础器件NW型电阻的介绍 N阱电阻的版图如图3-21所示：图3-21 N阱电阻的版图及其剖面图 由图可知，NW电阻由NW（注入层）、RESNW(电阻的标示层)、CT(接触空)、M1（第一层金属），端头由NMoat 区域构成以减小电阻的误差。由剖面图可知NW作为它的电阻，在SMIC 0.35工艺中NW的方块电阻是很大的，所以在制作较大的电阻时我们采用NW电阻。在绘制N阱电阻版图时候，要记住除非绘制图形至少是阱深的两倍宽，否则阱不能达到全部结深，由于被夹的阱区太薄，基区收缩N阱电阻尤其容易受这种效应的影响，极端情况下，基区可能会成功地穿通整个狭窄的N阱电阻，使之开路。 5、基础器件PIP电容的版图的介绍图3-22：PIP电容及其剖面图由图可知PIP电容由GATE(第一层POLY)、P2（第二层PLOLY），中间是由二氧化硅构成的电容的介质，