数字电路与逻辑设计实验报告.doc

HUNAN UNIVERSITY数字电路与逻辑设计实验报告学生姓名董雪婧学生学号201526010301专业班级 软件工程1503指导老师何海珍2016 年12 月 27 日实验一：素数检测器的设计与仿真一、实验目的 1实验前，进行预习；2利用课余时间，在规定的时间内完成实验。3实验报告内容有： 素数检测器的逻辑图； 用VHDL语言设计素数检测器，用尽量多的方法来描述；4实验结束前，要将素数检测器的仿真波形文件拷贝，实验报告需要。二、实验原理对于4位输入组合NN3N2N1N0，当N1、2、3、5、7、11、1 3时该函数输出为1，其他情况输出为0” 逻辑图四位素数检测器的标准和设计四位素数检测器最小化后的设计 VHDL程序数据流描述： 波形图三、实验内容实验步骤（解题思路）根据题目，建立文档，新建Quartus文件；根据设计图连接电路；根据其编写VHDL程序；仿真，绘制波形图；关键代码1. 根据设计图连接电路2.VHDL程序 仿真结果四、结果分析虽然异或不是开关代数的基本运算之一，但是在实际运用中相当普遍地使用分立的异或门。大多数开关技术不能直接实现异或功能，而是使用多个门设计实验二 ：加法器的设计与仿真一、实验目的 1实验前，进行预习；2利用课余时间，在规定的时间内完成实验。3实验报告内容有： 全加器的逻辑图； 用VHDL语言设计全加器； 4实验结束前，要填将3种电路的仿真波形文件拷贝，实验报告需要。二、实验原理1全加器 用途：实现一位全加操作 逻辑图 真值表XYCINSCOUT0000000110010100110110010101011100111111 VHDL程序数据流描述： 波形图2四位串行加法器 逻辑图 波形图374283：4位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：A1/A3对应的列取值相同，结果和值1/3对应的运算是1=A1+B1和3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。三、实验内容实验步骤（解题思路）1用逻辑图和VHDL语言设计全加器；2利用设计的全加器组成串行加法器；3用逻辑图和VHDL语言设计并行加法器。1、用逻辑图和VHDL语言设计全加器。根据题目，建立文档，新建Quartus文件；根据设计图连接电路；编写VHDL程序；仿真，绘制波形图；2、用全加器组成串行加法器。根据题目，建立文档，新建Quartus文件；根据设计图连接电路；编写VHDL程序；仿真，绘制波形图；3、 利用逻辑图和VHDL语言设计并行加法器根据题目，建立文档，新建Quartus文件；根据设计图连接电路；编写VHDL程序；仿真，绘制波形图；关键代码1、全加器：根据设计图连接电路 VHDL程序四位串行加法器：VHDL：仿真结果全加器：四位串行加法器四、结果分析全加器：一位全加器是由两个半加器组成。x,y分别是两位相加的二进制输入信号，cin是进位输入端，cout是进位输出端，s是和的低位输出端。由逻辑图及仿真图可知，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行。这种加法器的逻辑电路比较简单，但它的运算速度不快。四位先行加法器的进位彼此独立产生，只与输入数据和cin有关，将各级间的进位级联传播去掉了，因此减小了进位产生的延迟，大大提高了运算速度。缺点是电路较复杂。实验三：译码器与编码器的设计与仿真一、实验目的 1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有: 8-3编码器、3-8译码器的逻辑表达式； 8-3编码器、3-8译码器的逻辑图； 用VHDL语言设计8-3编码器、3-8译码器。3实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。二、实验原理174148：8-3优先编码器（8 to 3 Priority Encoder） 用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。键盘里就有大家天天打交道的编码器，当你敲击按键时，被敲击的按键被键盘里的编码器编码成计算机能够识别的ASCII码。译码器与编码器的功能正好相反。 逻辑框图 逻辑功能表INPUTSOUTPUTSEN0N 1N2N 3N 4N 5N 6N 7NA2 A1 A0EO GS1 1 1 11 10 00 0 00 10 0 10 0 10 10 0 1 10 1 00 10 0 1 1 10 1 10 10 0 1 1 1 11 0 00 10 0 1 1 1 1 11 0 10 10 0 1 1 1 1 1 11 1 00 100 1 1 1 1 1 1 11 1 10 101 1 1 1 1 1 1 11 1 11 0 逻辑表达式和逻辑图：由你来完成。274138：3-8译码器（3 to 8 Demultiplexer），也叫3-8解码器 用途：用一组二进制代码来产生各种独立的输出信号，这种输出信号可以用来执行不同的工作。显示器中的像素点受到译码器的输出控制。 逻辑框图：用逻辑符号（Symbol）来解释该电路输入与输出信号之间的逻辑关系，既省事又直观。如下图所示。解码信号输出端低电平有效代码输入端使能输入端 逻辑功能表：用真值表来定量描述该电路的逻辑功能。这个表是设计3-8译码器的关键；74138的逻辑功能表如下：INPUTOUTPUTSelectEnableC B AG1 G HA G 2BY7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 10 1 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 01 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1注：使能端G1是高电平有效；使能端G2是低电平有效，G2 = G2A AND G2B。三、实验内容实验步骤（解题思路）8-3：根据逻辑框图和功能表分析83编码器功能；信号输入端：低电平有效使能输入端：低电平有效编码输出端：低电平有效使能输出端：低电平有效组选输出端：低电平有效根据题目，建立文档，新建Quartus文件；编写VHDL程序；仿真，绘制波形图；3-8：根据逻辑框图和功能表分析83编码器功能；根据题目，建立文档，新建Quartus文件；编写VHDL程序；仿真，绘制波形图；关键代码8-3：3-8：仿真结果8-3：3-8：四、结果分析8-3编码器：由仿真图知，使能端为低电平时电路有效，编码器对应的优先权依次为：din(7),din(6),din(5),din(4),din(3),din(2),din(1),din(0)所对应的输入端。即din(7)端输入有效时，不管其他输入端输入是否有效，对应的输出都为000；而din(7)输入无效，din(6)输入有效时，不管其他输入是否有效，对应的输出都为001。以此类推，得到编码器对应的优先权依次为：din(7),din(6),din(5),din(4),din(3),din(2),din(1),din(0)。3-8译码器：由仿真图知，使能端为100时电路有效，输入端为000时，输出为11111110；输入为001时，输出为11111101；输入为010，输出为11111011即每个组合输入只对应一个输出端有效，从而实现译码功能。实验四：计数器的仿真一、实验目的 1预习报告可以写成电子文件，进实验室后开机检查，禁止复制他人的劳动成果，违者预习无效。2预习报告内容有: 计数器的逻辑图和用VHDL语言编写的程序；二、实验原理74163（Synchronous Presettable Binary Counter） 逻辑图：Pin Names DescriptionCEP： Count Enable Parallel InputCET： Count Enable Trickle InputCP ： Clock Pulse InputSR： Synchronous Reset InputP0P3 ：Parallel Data InputsLDN ： Parallel Enable InputQ0Q3： Flip-Flop OutputsTC ：Terminal Count Output 工作模式表：CLRNLDNENTENPAction on the Rising Clock Edge（时钟上升沿有效）1XXXReset (Clear)10XXLoad (DCBA QdQcQbQa)1111Count (Increment)110XNo Change (Hold)11X0No Change (Hold)SR PE CET CEP Action on the RisingClock Edge (_)L X X X Reset (Clear)H L X X Load (Pn Qn)H H H H Count (Increment)H H L X No Change (Hold)H H X L No Change (Hold)三、实验内容实验步骤（解题思路）通过quartus2 参照芯片的电路结构，先调用74LS163芯片使用逻辑原理图仿真、验证功能，然后使用VHDL语言实现4位二进制计数器根据题目，建立文档，新建Quartus文件；根据设计图连接电路；编写VHDL程序；仿真，绘制波形图；关键代码电路图：仿真结果LD为复位端，低电平有效，输出即为输入；clk为时钟信号输入端口；clr为清零端，低电平有效；ENT、ENP为使能端，低电平有效，为输出的前一状态，