四选一数据选择器课程设计.doc

EDA 课程设计报告 题目 四选一数据选择器题目 四选一数据选择器 院系班级 院系班级 设设 计计 者 者 指导老师 指导老师 设计时间 设计时间 1 目目 录录 目 录 1 1 设计目的 要求 2 1 1 设计目的 2 1 2 系统设计要求 2 1 3 设计工具 2 2 设计原理及相关硬件 3 2 1 系统设计方案及原理 3 2 2 硬件原理 4 3 主要模块设计 5 3 1 模块 xy4 5 4 系统编译及仿真过程 6 4 1 工程建立 6 4 2 系统编译 7 4 3 仿真 7 5 硬件验证过程和分析 8 5 1 引脚设置和保护 8 5 2 硬件下载 9 6 实验参考程序 13 6 1 模块 xy4 13 7 总结 14 2 1 设计目的 要求 设计目的 要求 1 1 设计目的 设计目的 了解并掌握一般设计方法 具备初步的独立设计能力 掌握用 VerilogHDL 语言程序的基本技能 提高综合运用所学的理论知识独 立分析和解决问题的能力 进一步掌握 EDA 技术的开发流程 学习 其独特的运用 进一步的提高自己的动手能力和知识领域 以及对 于多路选择器的认识和其工作原理 熟悉 QuartusII 的 VerilogHDL 语言设计流程全过程 学习计数器的设计与仿真 掌握组合逻辑电 路的静态测试方法 初步了解可编程器件设计的全过程 1 2 系统设计要求 系统设计要求 由 KEY1 KEY2 clock0 clock1 端口控制输入 4 个输入数据 用 sw1 sw2 sw3 三个开关分别作使能端和控制端 选择其中一个输 出 结果由 LED1 显示 1 3 设计工具 设计工具 软件 Quartus II 是 Altera 公司的综合性 PLD FPGA 开发软 件 支持原理图 VHDL VerilogHDL 以及 AHDL Altera Hardware Description Language 等多种设计输入形式 内嵌自有的综合器 以及仿真器 可以完成从设计输入到硬件配置的完整 PLD 设计流程 Quartus II 提供了完全集成且与电路结构无关的开发包环境 具有数字逻辑设计的全部特性 包括 可利用原理图 结构框图 VerilogHDL AHDL 和 VHDL 完成电路描述 并将其保存为设计实体 文件 硬件 MagicSOPC 是基于 ALTERA NIOS II SOPC 的专业级创新 教学实验开发平台 采用 ALTERA 公司 Cyclone II 系列 150 万门的 3 FPGA 先进的系统化 模块化设计 丰富的人机交互方式 众多的 高性能外设使得 MagicSOPC 开发平台具有卓越的性能和无与伦比的 灵活性 是目前全球外设接口最丰富 配套资料最齐全 功能最强 大的 SOPC EDA DSP 开发平台 是 SOPC EDA DSP 教学实验 电子 设计创新实验室 现代嵌入式系统实验室 科研开发的上佳选择 2 设计原理及相关硬件 设计原理及相关硬件 2 1 系统设计方案及原理 系统设计方案及原理 数据选择器又称为多路转换器或多路开关 它是数字系统中常 用的一种典型电路 其主要功能是从多路数据中选择其中一路信号 发送出去 所以它是一个多输入 单输出的组合路基电路 该设计的顶层原理图如图 2 1 所示 主要由 xy4 模块组成 2 2 硬件原理 硬件原理 1 1 四选一数据择器硬件原理四选一数据择器硬件原理 主板上具有两个外部时钟 三个开关 两个按钮 电路如图 2 2 所示 电路中低电平表示按键按下 低电平点亮 LED 图 2 1 逻辑原理 图 4 图 2 2 四选一数据选择器 电路 3 主要模块设计 主要模块设计 3 1 模块 模块 xy4 1 1 功能说明 功能说明 Key1 Key2 分别为按键输入的高低电平 clock0 clock1 分别为外部时钟 a 1 0 是控制四个数据的输出 并由发光二极管 y 显示数据的输出状态 en 是一个使能控制端 控制芯片的工作状 态 5 图 3 1 按键原理图 2 2 模块说明 模块说明 Key1 高电平按键 Key2 低电平按键 Clock0 外部输入时钟 15Hz Clock1 外部输入时钟 6MHz a 1 0 两个开关 sw2 sw3 控制四个数据的输出 en 使能端 一个开关 sw1 控制芯片的工作作态 y 发光二极管 led1 显示输出状态 4 系统编译及仿真过程 系统编译及仿真过程 4 1 工程建立 工程建立 1 建立 Quartus II 建立工程 1 打开 Quartus II 软件并建立工程 2 建立图形设计文件 3 建立文本编辑文件 2 Quartus II 工程设计 1 在 Verilong HDL 文件中编写源程序 2 从设计文件创建模块 3 添加 xy4 模块到 Quartus II 顶层模块 4 添加引脚和其它基本单元 5 选择器件型号 6 分配 FPGA 引脚 7 器件和引脚的其它设置 3 设置编译选项并编译硬件系统 1 设置编译选项 2 编译硬件系统 3 查看编译报告 4 下载硬件设计到目标 FPGA 6 5 观察实验现象 下面图 4 1 为一个建立好的工程 图 4 1 工程界面 4 2 系统编译 系统编译 图 4 2 编译结果 7 4 3 仿真 仿真 图 4 3 未运行的波形图 图 4 4 运行后的波形图 说明 en 使能端 高电平有效 a 是控制端 用二进制代码控 制 b00 是按键 key1 高电平输出 b01 是按键 key2 低电平输出 b10 是 clock0 时钟输出 b11 是 clock1 时钟输出 最后由发光二极 管 y 来显示输出状态 低电平点亮灯 5 硬件验证过程和分析 硬件验证过程和分析 5 1 引脚设置和保护 引脚设置和保护 1 选择目标器件并对相应的引脚进行锁定 这里选择的器件为 altera 公司 cycloneII 系列的 EP2C35F672C8 芯片 锁定方法根据 实验箱中的核心板选择相应的引脚进行相配和对应引脚列出表进行 设置 将未使用的引脚设置为三态输入 8 表 5 1 引脚锁定方法 信号引脚信号引脚 Key1C13enL25 Key2D13a 0 L24 Clock0N2a 1 J21 Clock1A13yR5 2 将 xy bdf 设置为顶层实体 重新编译 图 5 1 5 2 硬件下载 硬件下载 拿出 Z Blaster 下载电缆 并将此电缆的两端分别接到 PC 机的 USB 接口和实验箱上的 JTAG 下载口 打开电源执行下载命令 将程 序下载到 FPGA 器件中 按下 key2 观察 led1 的状态 是否与设计相 符 附图 图 5 2 9 5 3 硬件测试结果及分析 硬件测试结果及分析 1 2 3 10 4 5 图 5 3 功能图 Sw1 为控制使能端 en 高电平有效 所以开关打到下面 芯片 才能正常工作 第一张图是 sw2 sw3 都打到上面表示 b00 key1 为高电平 key2 用手按下为低电平 发光二极管 led1 是低电平点 亮的 所以 led1 没亮 第二张图是 sw2 打到下 sw3 打到上表示 b01 key1 为高电平 key2 用手按下为低电平 所以 led1 是亮 第三 四张图是 sw2 打到上 sw3 打到下表示 b10 因为 clock0 时钟周期为 15Hz 所以 led1 是在闪烁 第五张图 sw2 sw3 都打到 下面表示 11 clock1 时钟周期为 6MHz 频率很大 又因为人眼 11 的视觉效果所以 led1 看起来一直是亮着的 综上所述 实现了四选 一数据选择器的功能 6 实验参考程序 实验参考程序 6 1 模块 模块 xy4 module xy4 key1 key2 clock0 clock1 y a en input key1 key2 clock0 clock1 输入的四个数据 input en 输入使能端 input 1 0 a 输入的选择端 output y 输出数据 reg y 输出数据寄存器 always key1 or key2 or clock0 or clock1 or en or a 电平触发 begin if en 1 b0 当 en 为 0 的时候 y 1 b1 y 置 1 else case a 判断 a 的取值 并作出相应的赋值 0 y key1 1 y key2 2 y clock0 3 y clock1 default y 1 b1 a 为其它值的条件下 y 赋予 0 endcase end endmodule 7 总结 总结 经历了一个星期在老师的指导与帮助下 以及跟队友相互合作 下 我们完成本次的课程设计 四选一数据选择器 为此很感谢老 12 师以及帮助过我们的同学 这次课程设计使我懂得了理论与实际相 结合是很重要的 只有理论知识是远远不够的 只有把所学的理论 知识与实践相结合起来 从理论中得出结论 才能真正为社会服务 从而提高自己的实际动手能力和独立思考的能力 在设计的过程中 遇到问题 可以说得是困难重重 这毕竟第一次做的 难免会遇到 过各种各样的问题 同时在设计的过程中发现了自己的不足之处 对以前所学过的知识理解得不够深刻 掌握得不够牢固 比如说在仿真的问题上 我们是非常欠缺掌握 但是有老师指 导下 我们成功的完成了仿真 并且掌握了仿真的基本步骤 还有 在硬件系统中对于一些问题 还不够熟练 在编程序方面 还有一 些不足之处 没有完全融会贯通 总的来