毕业设计（论文）-QDPSK调制解调器的设计.doc

qdpsk调制解调器的设计（ 陕西理工学院电信工程系通信工程专业041班 陕西汉中，723003 ）摘 要： qdpsk是现代通信中一种十分重要的调制解调方式。利用eda技术设计一个qdpsk调制解调器包括调制器和解调器两部分。采用层次化设计，使用altera公司的max+plus ii的开发软件。整个系统按照原理图，经编译，优化，仿真，成功地完成了调制解调器功能模拟，并下载到现场可编程逻辑阵列epm7128slc84-15从而实现了整个设计。通过数字双踪示波器测试输入和解调输出的波形，得出了相一致的结果。关键词正交差分相移键控，调制，解调，电子设计自动化。the design of the qdpsk modemkangshaofeng(shaanxi university of technology department of electornicas & informationengineering communication engineering class 041 hanzhong,723003,china )abstract:：the qdpsk is a kind of to make the solution to adjust the way very and importantly in the modern correspondence.make use of the technique of eda designs a qdpsk modem to include to make the machine to reach agreement to adjust two parts of machine.adopt the layer turns the design, using the max of the company of altera+ the development software of the plus ii.the whole system according to the principle diagram, through edit and translate, excellent turn, really imitate, completed the modem function to imitate successfully, and download the spot, the programmable logic array epm7128slc84-15 thus carried out the whole design.show a machine test importation to reach agreement to adjust a form of outputs through a , get mutually consistent result.keywords： qdpsk eda.目 录摘 要2abstract3第1章 绪 论61.1 课题背景61.1.1 主要研究领域71.2 max+plusii简介71.3 设计目的8第2章 qdpsk调制解调器设计的方案及原理92.1 方案比较92.1.1 方案一 用硬件电路实现92.1.2 方案二 用软件实现92.2 方案选择92.3 qdpsk调制、解调原理92.3.1 调制原理92.3.2 解调原理12图2.5 qdpsk信号的差分相干解调方框图12图2.6 qdpsk信号的相干解调方框图12第3章 qdpsk调制解调的软件实现153.1 创建工程文件夹：153.2 输入设计项目和存盘:153.3 将当前设计设定为工程和选目标器件：153.4 时序仿真163.5 调制解调的总体结构图：163.6 调制部分的实现：173.6.1 4位伪随机码发生器的实现183.6.2 双比特差分编码器的实现193.6.3 串并变换器的实现193.6.4 串并变换和编码部分合成的设计：203.7 解调部分的实现：203.7.1 双比特差分译码器的实现203.7.2 并串变换器的实现：213.8 调制解调的总体仿镇结果：22第4章 硬件乘法器的硬件实现234.1 编程下载234.1.1 管脚锁定234.1.2 编程下载23 结 论24 致 谢25参考文献27第1章 绪 论1.1 课题背景dqpsk(differential quadrature phase shift keying)差分四相相移键控。四相相移键控信号简称“qpsk”。它分为绝对相移和相对相移两种。由于绝对移相方式存在相位模糊问题，所以在实际中主要采用相对移相方式qdpsk。它具有一系列独特的优点，目前已经广泛应用于无线通信中，成为现代通信中一种十分重要的调制解调方式。epm7128slc84-15器件是八十年代中期出现的一种新概念,是倍受现代数字系统设计工程师欢迎的新一代系统设计方式。它可以在开发系统中直接进行系统仿真，也没有工艺实现的损耗。因此在小批量的产品开发、研究场合，成本很低。 本文按照qdpsk调制解调器的设计思想，在max+plussii软件中，利用原理图输入的方法，结合qdpsk的调制解调原理框图，先进行计算机模拟仿真，然后下载到开发板上测试成功的对 qpsk信号的进行了调制和解调。21世纪随着电子信息时代的到来，对计算的要求更高，随着电子技术的发展各种运算模块也有了飞跃性的发展，借助于计算机的原理设计的乘法器也多种多样，乘法器的设计原理简单，思路清晰，可这么简单的模块在任何计算器中都不可缺少。21世纪随着电子信息时代的到来，对计算的要求更高，随着电子技术的发展各种运算模块也有了飞跃性的发展，借助于计算机的原理设计的乘法器也多种多样，乘法器的设计原理简单，思路清晰，可这么简单的模块在任何计算器中都不可缺少。当代计算机发展已经进入飞速发展的时期，尤其是一些新软件的诞生，使科学技术有了飞跃性的发展。在电子设计领域，电子设计自动化的应用已经深入到了电子行业的各个角落。eda技术就是依赖功能强大的计算机，在eda工具软件平台上，对以硬件描述语言hdl为系统逻辑描述手段完成的设计，自动地完成逻辑编译、逻辑化简、逻辑分割、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。本文通过对qdpsk调制解调器的设计简单概述了eda设计的流程及工具，在设计过程中运用两种最基本的设计方法（原理图输入法和文本输入法）使读者对eda的了解和运用有基本的认识。主要运用max+plusii软件，简单介绍max+plusii在7000s系列开发板上的实现。让读者对整个的eda技术有了全面直观的了解。 随着计算机技术和大规模集成电路技术的发展, 传统的通过逻辑图和布尔方程设计硬件电路的方法已大大落后于当今技术的发展, 取而代之的是硬件描述语言hdl (hardware description language) , 它是硬件设计领域的一次变革。最有代表性的hdl 是美国国防部开发的超高速集成电路硬件描述语言vhdl (very high speed inte2grated circuit hardware description language)。vhdl 硬件描述语言具有以下几个特点: （1） 自上而下( top to down) 的高级设计方法（2） 系统的硬件描述能力强eda是电子设计自动化（electronic design automation）的缩写，在20世纪90年代初从计算机辅助设计（cad）、计算机辅助制造（cam）、计算机辅助测试（cat）和计算机辅助工程（cae）的概念发展而来的。eda技术就是以计算机为工具，设计者在eda软件平台上，用硬件描述语言hdl完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。eda技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。电子设计自动化（eda）的实现是与cpld/fpga技术的迅速发展息息相关的。cpld/fpga是80年代中后期出现的，其特点是具有用户可编程的特性。利用pld/fpga，电子系统设计工程师可以在实验室中设计出专用ic，实现系统的集成，从而大大缩短了产品开发、上市的时间，降低了开发成本。 1.1.1主要研究领域 通信、雷达、控制、信号处理等相关系统设计和仿真分析。 可提供的电路设计包括：方案构成系统仿真电路图设计pcb版图设计集成电路版图设计各种标准eda文件输出。 模拟、数字集成电路设计，微波集成电路（mmic）设计；fpga和sopc设计、ip设计等。 基于计算机网络的测控系统，各种工业控制系统设计，适合于图象采集、温度控制、湿度检测、振动等物理量的测量、分析和在线控制。1.2 max+plusii简介max+plusii(或写成maxplus2,或mp2) 是altera公司推出的的第三代pld开发系统.使用max+plusii的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，max+plusii把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用max+plusii，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面，maxplus2被公认为是最易使用，人机界面最友善的pld开发软件，特别适合初学者使用。1.2.1设计流程fpga/cpld设计流程为 设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， verilog、vhdl、ahdl等硬件描述语言的输入方法在大规模设计中得到了广泛应用。 前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（asci设计中，这一步骤称为第一次sign-off）pld设计中，有时跳过这一步。 设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。 优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。 布局布线。在pld设计中，3-5步可以用pld厂家提供的开发软件（如 maxplus2）自动一次完成。 后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（asci设计中，这一步骤称为第二次signoff）。 生产。布线和后仿真完成之后，就可以开始asci或pld芯片的投产。同样，使用max+plusii基本上也是有以上几个步骤，但可简化为： 设计输入 设计编译 设计仿真 下载 1.3 设计目的(1) 学习使用eda集成设计软件mxplussii，电路描述，综合，模拟过程；(2) 掌握使用eda工具设计数字系统的设计思路和设计方法。体会使用eda综合过程中电路设计方法和设计思路的不同。 (3) 掌握数字调制解调的方法和原理，极其具体实现过程，进一步掌握通信原理和移动通信中的关键技术qdpsk。第2章 qdpsk调制解调器设计的方案及原理2.1方案比较2.1.1方案一 用硬件电路实现适用于模拟、数字信号的调制解调系统。并且能够调制、解调出较好的波形，在调制部分用m序列发生器产生调制信号，能实现对任何信号的调制。在解调部分采用同相正交环提取载波的方法能够准确的提取出载波信号，并且系统能挑出眼图，且滤波性能好，不会使信号失真过大。但实现比较困难，每个模块的设计比较烦琐，耗时、耗力任务繁重，不太适合课程设计的制作，由于任务书和时间的限定，所以不选择此方案。2.1.2方案二 用软件实现此次的qdpsk调制解调器的设计只是针对数字信号而言，数字信号的调制与解调比较简单，只需要利用eda技术，采用原理图输入法结合qdpsk的调制解调原理框图，先进行计算机模拟仿真成功后，然后下载到开发板上对 qdpsk信号的进行了调制和解调进行测试。通常对qdpsk信号用相位比较法进行解调。它利用延迟电路将前一双比特码元信号延迟一个码元的时间t 后,分别移相/ 4 和- / 4 ,再将它们分别作为上、下支路的相干载波. 另外它不需要采用码变换器,这是因为qdpsk信号的信息包含在前后码元相位差中,而此时的解调原理就是直接比较前后双比特码元的相位. 若不考虑噪声及信道畸变,则送入解调器的第k 个双比特码元的qdpsk信号为s k(t) = msin (t +k) 。2.1.3 方案比较 方案一和方案二在理论上都是可行的。qdpsk调制与解调器用硬件实现比较复杂而且耗时、耗力不太适合课程设计的制作，由于课程设计任务重、时间短，所以不选择此方案，选择方案二容易实现。2.2 qdpsk调制、解调原理2.2.1 qdpsk调制原理qdpsk又叫四相绝对相移调制，qdpsk利用载波的四种不同相位来表征数字信息。由于每一种载波相位代表两个比特信息，故每个四进制码元又被称为双比特码元。我们把组成双比特码元的前一信息比特用a代表，后一信息比特用b代表。双比特码元中两个信息比特ab通常是按格雷码排列的，它与载波相位的关系如表2-1双比特码元与载波相位关系所示，矢量关系如图2.2所示。图2.2（a）表示a方式时qdpsk信号矢量图，图2.2（b）表示b方式时qdpsk信号的矢量图。由于正弦和余弦的互补特性，对于载波相位的四种取值，在a方式中：45、135、225、315，则数据、通过处理后输出的成形波形幅度有两种取值；b方式中：0、90、180、270，则数据、通过处理后输出的成形波形幅度有三种取值1、0。表2-1 双比特码元与载波相位关系双比特码元载波相位aba方式b方式0110101122531545135090180270图2.2 qdpsk信号的矢量图正交调幅法qdpsk调制器：正交调幅又法qdpsk调制器亦称调相法。用调相法产生qdpsk信号的组成方框图如图2.1所示，图中串/并变换器将输入的二进制序列依次分为两个并行的双极性序列。假设两个双极性序列中的二进制数字分别为a和b，每一ab称为一个双比特码元，双极性的a和b脉冲通过两个平衡调幅器分别对同相载波及正交载波进行二相调制，得到图2.2所示的调相法矢量图。将两路输出叠加，即得到如图2.3中的实线所示的四相相移信号，其相位编码逻辑关系如表2-2 qpsk信号相位编码逻辑关系所示。图2.3 调相法矢量图表2-2 qpsk信号相位编码逻辑关系a1111b1111a路平衡调制器输出b路平衡调制器输出合成相位09045180901351802702250270315 全数字法qdpsk调制器：这种调制器可采用5万门cpld/fpga和d/a转换来实现。具体框图如图2.4 全数字法qdpsk调制原理框图所示 图2.4 全数字法qdpsk调制原理框图相位选择法qdpsk调制器：这种调制器具有硬件实现简单、价格低等优点，被广泛采用，并且这种调制器非常适合数字电路实现，本次设计的电路即采用相位选择法选择qdpsk调制器。 四相载波发 生 器逻辑选相电路串/并变换差分编码带 通滤波器图2.5 qdpsk相位选择法调制原理框图用相位选择法产生qdpsk信号调制原理框图如图2.5所示。 图中四相载波发生器分别送出调相所需的四种不同的载波。按照串/并变换器输出的双比特码元的不同，逻辑选相电路输出相应相位的载波，例如双比特码元ab为11时，输出相位为45的载波；ab为01时，输出的相位为135的载波等。2.2.1 qdpsk解调原理由于qpsk可以看作是两个正交2psk信号的合成，故它可以采用与2dpsk信号类似的解调方法进行解调，即由两个2psk信号相干解调器构成，其原理框图如图2.6所示。 图2.6 qpsk解调原理框图通过qpsk调制原理框图已知qpsk具有固定的参考相位，它是以四进制码元本身的相位值来表示信息的。而qdpsk没有固定的参考相位，后一个四进制码元总是以它相邻的前一个四进制码元的终止相位为参考相位（或称为基准相位），因此，它是以前后两个码元的相位差值来表示信息的，如表2-3所示（这里我们采用b方式进行说明）。由于qdpsk传输信息的特有方式，使得解调时不存在相位模糊问题，这是因为不论提取的载波取什么起始相位，对相邻两个四进制码元来说都是相等的，那么相邻两个四进制码元的相位差肯定与起始相位无关，也就不存在由于相干解调载波起始相位不同而引起的相位模糊问题，所以，在使用中都采用相对的四相调制。表2-3 四相相对调相码变换的逻辑功能本时刻到达的ab及所要求的相对相位变化前一码元的状况本时刻应出现的码元状况 0 0000 01 01 10 100900180027000 01 01 10 100900180027001 09000 01 01 10 100900180027001 01 10 10 090018002700001 118000 01 01 10 100900180027001 10 10 01 018002700009000 127000 01 01 10 100900180027000 10 01 01 12700009001800在2dpsk调制中，是先将绝对码变换成相对码，然后用相对码对载波进行绝对相移，同样在qdpsk调制实验中，将输入的双比特码经码型变换，将得到的相对双比特码进行qpsk调制。qdpsk解调原理同qpsk是一样的，仅需要在qpsk解调器的并/串转换器之前加接一个差分译码器使相对码变为绝对码，便形成了qdpsk解调器，qdpsk解调原理框图如图2.7所示。 图2.7 qdpsk解调原理框图qdpsk信号可以看作是两路2dpsk信号的合成，解调时实际上就是解调两路2dpsk信号，所以和2dpsk信号的解调类似，有差分相干解调法和相干解调法两种，分别如图2.8和图2.9所示。 图2.8 qdpsk信号的差分相干解调方框图图2.8所示qdpsk信号的差分相干解调法是利用延迟电路将前一时刻的码元信号延迟一个码元周期后，分别相移，作为上、下支路的相干载波。qdpsk信号的差分相干解调法比较简单，不用码反变换器，因为qdpsk信号的信息包含在前后码元相位差中。但其对延迟精度要求比较高，其中是双比特码元宽度，。 图2.9 qdpsk信号的相干解调方框图qdpsk的相干解调实际上是由qpsk信号的解调和码变换器两部分组成。解调器中上、下两个支路的两个相干载波分别为和。暂不考虑信道和噪声的影响，解调器输入端的接收信号在一个码元持续时间内可用下式表示：上支路乘法器的输出为上式中的信号通过低通滤波器后，滤除高频分量，得到同理，下支路乘法器的输出为上式中的信号通过低通滤波器后，滤除高频分量，得到因此，上、下支路在时刻的抽样值可分别表示为由上式分析可以得出表6-6-7的抽样判决规则。这里，抽样判决器按极性判决，抽样值为正，判为“1”，抽样值为负，判为“0”。第3章 qdpsk调制解调的软件实现3.1 建立工程文件夹任何一向设计都是一项工程（project），都必须首先为此工程建立一个放置与此工程相关的文件的文件夹，此文件夹将被eda软件默认为工作库（work library）。一般不同的设计项目最好放在相应的文件夹中。（注意，一个设计项目可以包含多个设计文件）给此工程的文件夹起名为sheji,路径为d:sheji。3.2 输入设计项目和存盘由于本次设计都是用原理图输入法设计的，所以打开max+plusii，选菜单filenew，弹出一个对话框。在此框中选中“graphic editor file”选项，单击“ok”按钮，即选中了原理图输入方式。在出现的窗口调出所需的器件并连接。连接完毕后，选择菜单filesave，弹出一个“save as”对话框首先在“directoyies”目录框中选择已建立好的存放本文件的目录d:sheji（用鼠标双击此目录，使其打开），然后在“file name”框中键入文件名“xx.gdf”，单击“ok”按钮，即把文件存放在目录d:sheji中了。原理图输入设计方法中，保存的原理图文件名字可以是任意的。3.3 将当前设计设定为工程和选目标器件在编译/综合xx.gdf之前，需要设定此文件为顶层文件（最上层文件），或称工程文件project，或者说将此项设计设置成工程，只有这样eda工具才能对指定的文件进行各种步骤的处理。首先选择菜单fileprojectset project to current file,当前的设计工程（vhdl文本文件或者原理图文件等）即被指定。如果需要设定为工程文件并没打开，则可通过选择fileprojectname，在弹出的“project name”中指定d:sheji下的xx.gdf为当前的工程。设定后可以看到max+plusii主窗口左上方的工程项目路径指向为：d:shejixx。此路径指向很重要，他指向当前工程顶层设计的实体名和所在的路径。在设定工程文件后，应该选择用于编程的目标新片，以便能在编译后得到有针对性的时序仿真文件。选择菜单assigndevice在弹出的对话框中的“device family”下拉列表中选择需要的器件系列。选择器件在本实验中选择max7000s ，为了选择器件，epm7128slc84-15不要选中此栏下方的”show only fastest speed grades”选项，以便显示出所有速度级别的器件。完成器件选择后，按“ok”按钮。具体器件选择窗口图如图3.1示：图3.1 器件选择窗口图完成器件选择后就可以对文件进行前仿真了。选择菜单“filecompiler”出现一个窗口，按“start”按钮，如果没有错误继续进行波形仿真，如果有错误，按照提示找出错误进行修改，直到没有错误为止！前仿真介面图如图3.2示：图3.2前仿真界面图3.4 时序仿真仿真是eda技术的重要著称部分，也是对设计的电路进行性能和功能测试的有效手段。 建立波形选择菜单”filenew”，再选择“new”对话框中的“waveform editer file”项，打开波形编辑窗口之后弹出仿真波形编辑窗口。 输入节点信号 在波形编辑窗口的上方选择菜单”node”,在下拉菜单中选择输入信号节点项”enter nodes from snf”.在弹出的对话框中首先单击”list”按钮,这时左列表框将列出该设计的所有信号节点,调入仿真波形编辑窗中.有时需要观察其中的部分信号的波形，这时可以利用中间的“=”按钮将需要观察的信号选到右边的窗口中，然后单击“ok”即可。 设置波形参量在为编辑窗口输入信号设定必要的测试电平前,需要设定相关的仿真参数.在”option”菜单中消去网格对齐项”snap to grid”左侧的对勾“”,以便能够任意设定输入电平,或设置输入时钟信号的周期.然后设定仿真时间长度。选择fileend time，在end time对话框中选择适当的仿真时间域就可以了。 为输入信号加上激励电平并存盘按照设计的要求给每个输入信号设置它们相应的信号后，然后保存到工程文件夹中。 运行仿真器并观察图形选择主菜单中的仿真器“simulator”，单击弹出的对话框中的“start”按钮，然后没有错误后单击“open snf”按钮，就可以看见仿真出来的波形图了。3.5 qdpsk调制解调的总体结构图 qdpsk调制解调的结构图是用原理图输入法完成，其调制与解调结构图如图3.3所示其中4dpsk模块为调制部分，二选一数据选择器、双比特差分译码器、并串变换器，构成了解调部分。 图3.3 调制与解调的结构图3.6 qdpsk调制部分的实现 qdpsk调制的原理框图如图3.4所示，调制部分包括8位计数器、4位伪随机码发生器、编码器。以及一个起到选相作用的74153。其硬件符号图如图3.5所示，其波形仿真图如图3.6所示图3.4 qdpsk调制的原理框图图3.5 qdpsk调制部分的硬件符号图图3.6 调制部分的波形仿真图3.6.1 4位伪随机码发生器的实现 4位伪随机码发生器的原理图如图3.7所示其硬件符号图如图3.8所示 图3.7 4位伪随机码发生器原理图 图3.8 4位伪随机码发生器硬件符号图3.6.2 双比特差分编码器的实现 双比特差分编码器的原理框图如图3.9所示其硬件符号图如图3.10所示 图3.9 双比特差分编码的原理框图 图3.10双比特差分编码器硬件符号图3.6.3 串并变换器的实现 串并变换器的原理框图如图3.11示其硬件符号图如图3.12示 图3.11 串并变换器的原理框图 图3.12 串并变换器的硬件符号图3.6.4 串并变换和编码部分合成的设计 串并变换和编码部分合成的原理框图如图3.13其硬件符号图如图3.14 图3.13 串并变换和编码部分合成的原理框图 图3.14 串并变换和编码部分合成的硬件符号图3.7 解调部分的实现 解调部分包括双比特差分译码器、并串变换器、和两个二选一模块。其中二选一模块在库中可调出，不在赘述，着重讲解双比特差分译码器、并串变换器的构成。3.7.1 双比特差分译码器的实现双比特差分译码器的原理框图如图3.15其硬件符号图如图3.16 图3.15 双比特差分译码器的原理框图 图3.16 双比特差分译码器硬件符号图3.7.2 并串变换器的实现并串变换器的原理框图如图3.17其硬件符号图如图3.18 图3.17 并串变换器的原理框图 图3.18 并串变换器的硬件符号图3.8 调制解调的总体仿真结果调制解调的总体仿真结果如图3.19所示，结果表明在调制端输入的信号，与在解调端得到的解调信号相一致。 图3.19 调制解调的总体仿真结果图第4章 qdpsk调制解调器的下载及验证4.1 引脚锁定选择“max+plusii”菜单中的“complier